登录
首页 » Verilog » 用Verilog实现的中值滤波代码

用Verilog实现的中值滤波代码

于 2023-05-17 发布 文件大小:929.68 kB
0 118
下载积分: 2 下载次数: 1

代码说明:

在ISE下的中值滤波代码,采用的Verilog HDL语言,已经验证通过,方法简单,适合初学者使用,欢迎改进交流。。。。。。。。。。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • latticeECP3-serdes-test-code
    lattice ECP3系列高速FPGA serdes测试代码(lattice ECP3 series high speed serdes test code)
    2021-03-25 01:39:14下载
    积分:1
  • FPGA_SPWM
    此代码是由FPGA产生SPWM波的代码,简单易懂(use FPGA to generate SPWM)
    2019-02-19 16:12:33下载
    积分:1
  • 展位的乘数的 8 位 Verilog 代码
    展位的乘法算法是将在两个的补充符号两个符号二进制数字相乘的乘法算法。展位的算法可以通过反复添加 (与普通的无符号二进制加法) 两个预设值 A 和 S P,然后对体育执行算术右移产品之一让 m 和 r 是被乘数和乘数,分别;让 x 和 y 代表中 m 和 r 位的数目。
    2022-03-17 20:19:00下载
    积分:1
  • xapp524
    xilinx FPGA 与高速ADC LVDS接口的范例程序(xilinx FPGA ADC LVDS interface)
    2021-02-05 17:29:57下载
    积分:1
  • 55593397xapp592
    GTH 和SMPTE IP 实现 SDI视频接收(SDI Video Receiving Based on GTH and SMPTE IP)
    2019-02-18 16:09:33下载
    积分:1
  • 7-5
    基于FPGA的ip核FIR低通滤波器,实现滤波功能,简单好用(FPGA-based ip core FIR filter for filtering function, easy to use)
    2020-10-05 11:47:38下载
    积分:1
  • my
    说明:  64位数据的CRC-32校验的,Verilog实现,算法并行优化(64-bit data CRC-32 checksum, Verilog implementation of a parallel optimization algorithm)
    2011-09-17 19:36:16下载
    积分:1
  • 时钟液晶 DE2 系列
    编辑销计划以使其更适合您的 DE2 系列主板。这是一个时钟/计时器,它使用 DE2 液晶显示当前时间。一个基于 vhdl 语言的状态机用于与液晶显示控制器进行通信。Key2 按钮重置时间。所有的 VHDL 源代码是包括在内的。
    2023-02-28 09:45:03下载
    积分:1
  • dianzhen
    如果需要用verilog设计一项比较简单的功能,那么这个浅显易懂的程序能让你很快明白点阵的设计方法,尤其是对那些初学者(If you need to use a relatively simple verilog design features, then this easy to understand design of the program allows you to quickly understand the lattice method, especially for those who are beginners)
    2014-01-16 16:13:53下载
    积分:1
  • HDB3-VHDL-code
    HDB3的VHDL语言描述,注释在文件内(HDB3 source code in VHDL)
    2020-12-01 20:19:27下载
    积分:1
  • 696516资源总数
  • 106442会员总数
  • 11今日下载