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设计高性能的 64 位 MAC 单元
一种高性能 64 位乘法器累加器 （MAC） 的设计是本文实现的。MAC 单元
执行中的重要操作
很多的数字信号处理 （DSP） 的应用程序。乘数被设计使用改性的华莱士乘数
和加法器通过进位保留加法器。
- 2022-12-14 18:00:02下载
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RS232
基于VHDL的RS232通讯程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用(VHDL based on the RS232 communication procedures, including complete source code, locking pin, as well as download files documents can be directly downloaded using)
- 2008-07-27 13:19:28下载
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am
基于FPGA的用verilog语言写的，改程序可产生不同调制系数和不同频率的AM波，长按按键切换调制度25 、50 、75 和短按按键切换调制信号频率1k、1.5k、2k、2.5k.(Based on the FPGA using verilog language, change the program can produce different coefficients and different frequency modulated AM wave, long press the button to switch the modulation of 25 , 50 , 75 and short press button to switch the modulation signal frequency 1k, 1.5k, 2k, 2.5k.)
- 2013-10-14 22:14:56下载
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27个FPGA实例源代码
一些对初学者比较实用的源码，ASK，PSK，FSK调制解调(Some of the more practical source code for beginners)
- 2020-12-10 16:29:20下载
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VHDL——如何写简单的testbench
基于VHDL的testbench编写攻略(VHDL based on the preparation of testbench Raiders)
- 2017-07-31 15:00:45下载
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Convolution
卷积程序的Verilog程序，实现卷积功能(Convolution program Verilog program to achieve convolution function)
- 2017-10-14 19:46:22下载
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VMD642_CPLD
本例程位于 VMD642_CPLD目录中。
使用 CPLD 实现辅助译码、LED 指示灯控制、看门狗等各种逻辑控制电路。源程序使
用 Verilog HDL书写，编译开发系统使用 Cypress公司的 Warp 6.3。(This routine is located VMD642_CPLD directory. Using CPLD implementation auxiliary decoding, LED indicator control, watchdog, and other logic control circuitry. Written using Verilog HDL source code, the compiler development system using Cypress' s Warp 6.3.)
- 2013-09-13 13:59:52下载
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sdram verilog
sdram FPGA verilog设计 有源码有设计文档
- 2023-04-21 03:40:04下载
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ddr2_controller
DDR2控制器设计原码,可以在FPGA上测试通过,并对外部的ddr memory进行读写访问.(DDR2 controller design of the original code, can be tested through the FPGA, and external ddr memory read and write access.)
- 2010-02-23 09:16:50下载
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half_adrrrrder
FPGA上的一个半加器实例程序，通过测试，可以直接运行在fpga开发板上。(One and a half adder example on FPGA program, through the test, can be run directly on the FPGA development board)
- 2013-12-01 12:01:31下载
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