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vga_strip_caitiao
vga 测试代码，可以显示任意彩条，棋盘，花纹(VGA test code, can display any color bar, chess board, decorative pattern
)
- 2014-08-29 12:54:07下载
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两个加法器和乘法器与并行处理的使用…
利用两个加法器和两个乘法器一起并行处理来实现
- 2022-05-28 05:02:29下载
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双电梯控制器
说明： 使用verilog实现的双电梯控制器，1-9层，仿真通过(a bi-elevator controller written in VerilgHDL, which has floor1-9, simulation passed)
- 2020-06-17 11:44:27下载
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这是用verilog语言实现的1024点ff程序t
这是用verilog语言实现的1024点ff程序t-This is achieved using Verilog 1024 language ff procedures point t
- 2022-08-03 20:30:05下载
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七人表决器
七人表决器，当有四人或四人以上的人同意是，表决通过。每个裁判控制一个开关，高电平表同意，在quartusII上用全加器来实现，当表决通过时，实验箱上的LED灯亮
- 2022-02-03 05:43:46下载
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即使
偶数分频，包括验证程序，verilog实现，可综合-Even-numbered sub-frequency, including the verification process, verilog realize, can be integrated
- 2022-04-22 19:15:58下载
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一个有效的高吞吐量的FPGA的AES实现多千兆位协议
应用背景在本文中，我们提出了一种高效的非流水线式AES-128实现高实施吞吐量，以便它可以使用在千兆协议。我们实现我们的AES-128加密设计在Xilinx Virtex-7 FPGA解密了4.86 Gbps的5.30/ ECB模式和5.23/4.84吞吐量在CBC模式Gbps。关键技术由于高吞吐量的要求加密信道的体系结构，一种高效的实施硬件是必要的。这可以实现通过使用高端可重构智能利用平台。实现令人信服的高吞吐量，一高效的非流水线式的先进实现数据加密标准（AES）和密钥长度为128比特，用于千兆位现场可编程门阵列（FPGA）协议提出。
- 2022-11-26 08:05:03下载
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vhdl
说明： 学习VHDL可以用得上，有很多实例，可以对照着自己写一些东西(VHDL can be useful to learn, there are many examples, can be done to write something)
- 2008-10-31 20:59:04下载
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FM_DemodNew
FM接收机 基于FPGA的调频收音机的设计
用VEIRLOG语言编程，利用QUARTUSii与MODELSIM联合仿真(FM receiver on FPGA FM receiver design
With VEIRLOG language program, use QUARTUSii and MODELSIM joint simulation)
- 2021-04-07 12:49:01下载
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Coding Style
良好的Coding Style能减少Bug，减少锁存器出现的可能以及其他隐藏逻辑错误，也有助于减小芯片面积或所用资源(Good Coding Style can reduce Bug, reduce the possibility of latches and other hidden logic errors, and also help to reduce chip area or resources used.)
- 2020-06-17 12:00:01下载
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