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addersubtractor

于 2023-08-03 发布 文件大小:2.67 kB
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代码说明:

AVIAddXSubs是一个简单易用的免费程序,用于转换原始srt文件的字幕视频。如果您的硬件播放机无法直接从srt显示字幕,或者即使这样做,结果也不令人满意,那么它的服务将非常有用。使用AVIAddXSubs并转换srt,您可以使用多种选项来配置有关字体、字体大小的字幕;

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  • 三态以太网verilog代码
    10_100_1000 Mbps tri-mode ethernet MAC implements a MAC controller conforming to IEEE 802.3 specification. It is designed using less than 2000 LCs/LEs to implement full function. It will use inferred PADs to reduce technology dependancies. The whole project will be finished in TEN weeks inluding verilog coding,RTL level verification. A GUI configuration interface,created by tcl/tk script language,is convenient for configuring optional modules,FiFo depth and verifcation parameters. Furthermore,a verifcation system was designed with tcl/tk user interface,by which the stimulus can be generated automatically and the output packets can be verified with CRC-32 checksum.
    2023-06-19 02:05:04下载
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  • CME3000FPGADevelopment-
    针对京微雅阁的CME300 FPGA教程,里面有几个例程,并附有源代码,初学者可尽快入门。(For Beijing micro Accord CME300 FPGA tutorial, there are a few routines, with source code, beginners can start as soon as possible.)
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  • EMIF
    EMIF接口调试代码,使用的是Verilog语言,FPGA与DSP通信,测试成功(EMIF interface debugging code that USES the Verilog language, FPGA and DSP communication, testing success)
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  • shiyan5
    应用布莱克曼窗实现FIR滤波器,并绘制相应波形图案(Application Blackman window FIR filter, and draw the corresponding waveform pattern)
    2014-01-09 11:50:49下载
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  • 使用DA FIR滤波器
    在此,我设计了一个高面积效率事半功倍,少FIR 滤波器呈现。分布式运算(DA),已被用于 实施的一般版本的不对称位串行方案 FIR滤波器,以4输入的最佳优点基于LUT的 FPGA的结构。此外,我们还推出了 修改在累加器阶段,实现进一步的节约。 所提出的滤波器的设计和与Altera合成 的Quartus II,并实施了的Stratix FPGA器件上。我们的研究结果 相较于以前的LUTless秀降低面积要求 DA架构。
    2023-01-17 04:05:04下载
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    本实例用于SDRAM完成读写功能: 先向SDRAM里面写数据,然后再将数据读出来做比较,如果不匹配就通过LED变亮显示出来,如果一致,LED就不亮。(The examples for SDRAM read and write functions.)
    2013-02-06 10:38:14下载
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  • CPU-
    五级流水线CPU实现(带Hazard),还没来得及实现Cache求高人指教(pipeline CPU with Hazard)
    2020-12-03 12:59:24下载
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    实现AHB转SRAM接口实现,支持猝发,零等待延迟(Implementation of AHB to SRAM Interface)
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  • AXI slave
    一个AXI slave的Verilog实现代码,内部有基于UVM编写的testbench,该slave是基于AXI3协议来实现的,可以给初学者一些启示
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  • HDB3
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