clk_freq

代码说明：

  时钟分频，通用模块，可以分出任意频率时钟，FPGA Verilog(clock divider fpga verilog)

文件列表：

clk_freq\clk_freq.v, 1172 , 2019-07-24
clk_freq\top.v, 985 , 2019-07-24
clk_freq\说明.v, 131 , 2019-07-24
clk_freq, 0 , 2019-07-24