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CFAR
利用恒虚警检测概率检测方法（CFAR）添加了一定噪声的目标信号中目标的个数(The process of CFAR in target detection)
- 2021-01-11 17:08:48下载
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103796
ELM for large scale datasets
- 2017-06-17 08:41:26下载
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桥梁约束条件
桥梁约束条件，ansys apdl源程序。通过ansys apdl语言建立了桥梁约束的有限元模型。(Bridge constraints, ANSYS APDL source program. Finite element model of bridge constraints is established by ANSYS APDL language)
- 2019-05-04 12:52:50下载
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tinytimv_tiny2Ok_20190414
HST PSF simulaiton codes.
- 2019-04-27 09:27:14下载
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VB+Access考勤管理系统源码
VB考勤管理系统源代码，数据库基于Access，功能方面可完成员工数据采集、请假管理、IC卡管理、生成报表等。
- 2022-02-04 07:21:01下载
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网页恶意代码大总结(共15项)
以下代码仅供学习研究使用，请勿使用害人，造成损失本人概不负责，谢谢合作！...
网页恶意代码大总结(共15项)
以下代码仅供学习研究使用，请勿使用害人，造成损失本人概不负责，谢谢合作！
-website grand summary of malicious code (a total of 15), the following code only to study the use, please do not use harmful, I caused the loss is not responsible for, Thank you for your cooperation!
- 2022-11-24 22:30:03下载
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运行环境：win―tc。
能实现一下功能：
1）从键盘读入数据，分析出一个单词。
2）返回单词种别（用整数表示），
3）返回单词属性（不同的属性...
运行环境：win―tc。
能实现一下功能：
1）从键盘读入数据，分析出一个单词。
2）返回单词种别（用整数表示），
3）返回单词属性（不同的属性可以放在不同的全局变量中）。
输入数据例： 0 92+data> 0x3f 00 while
正确结果：这些单词的单词种别及其属性
INT10 0
INT10 92
+ _
IDN data
> _
INT16 63
INT8 0
WHILE _
-Operating environment: win-tc. To achieve some functions: 1) read from the keyboard data, analysis of a word. 2) to return to the word of other species (expressed by an integer), 3) the return of the word attribute (the attribute can be different in different global variables). Cases of input data: 0 92+ data> 0x3f 00 while the correct result: the word of these kinds of words and their properties do not INT10 0 INT10 92+ _ IDN data> _ INT16 63 INT8 0 WHILE _
- 2022-12-13 08:50:03下载
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通俗的介绍了ise的使用方法，对vhdl和verilog开发的初学者来说是不错的选择...
通俗的介绍了ise的使用方法，对vhdl和verilog开发的初学者来说是不错的选择-popular introduction to the use of the method ideally, the VHDL and Verilog development of the newcomer is a good choice
- 2023-04-28 23:55:03下载
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ADSB_MATLAB
ADS-B接收，采用PlutoSDR板卡，基于matlab开发(ADS-B receives, uses PlutoSDR card, develops based on MATLAB)
- 2018-07-02 22:53:42下载
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USB 1.1的verilog代码，已通过FPGA验证
USB 1.1的verilog代码，已通过fpga验证-USB 1.1 in Verilog code, has passed through FPGA verification
- 2023-05-20 02:40:03下载
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