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修改后的 学生成绩管理系统（php+mysql）
自己修改了这个成绩管理系统的一些错误 ，可以保证完美运行 6分绝对物超所值 用的mysql+php 黄金搭档 自己修改下 mysql的登录密码
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数据库课程设计报告—公交车查询系统
【实例简介】这是一个关于公交车查询的系统。压缩包里里面不仅仅含有数据库设计报告，更重要的是里面的成品数据库系统。希望各位好好利用。
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小兔子pcd点云数据（pcl官方案例1)
刚上手pcl的小伙伴们，有没有因为缺pcd文件而没办法学习pcl库呢？福利来了，这个小兔子pcd文件是对应PCL的Tutorial案例1，点云数据清晰，小兔子萌萌的，一定可以在码农之余增添一点小乐趣。
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PCI GEOMATICA软件培训教程
PCI GEOMATICA是PCI公司将其旗下的四个主要产品系列， 也就是PCI EASI/PACE、（PCI SPANS，PAMAPS）、ACE、ORTHOENGINE，集成到一个具有同一界面、同一使用规则、同一代码库、同一开发环境的一个新产品系列，该产品系列被称之为 PCI GEOMATICA。对于20多年来一直致力于向地学界提供全方位解决方案的PCI公司来说，始终坚持领先一步的原则，地理咨讯永远在变迁，而地理咨讯软件更处于变迁的前沿。在今天，随着用户需求广度与深度的不断拓宽与加深，越来越多的人希望软件是一个可以满足用户所有需求的良好的工具。
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蓝牙协议大全
很全的蓝牙协议，包含目前所有的核心协议（最新到5.0）以及常用profile协议。
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DBN源码-深度学习
DBN源码，深度学习领域的适合初学者学习的代码之一，基础必备的内容。-DBN source, depth of learning areas for beginners to learn the code, one basic essential content.dbn ...ackpropclassify.m ...p.asv ...p.m ...dbnFit.m ...dbnPredict.m ...examplecode.m ...interweave.m ...logistic.m ...unique.m ...pr
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Abaqus-umat的教学例子-powerlaw子程序pdf说明及inp文件，cae工程（里面包含本人呕心沥血整理，验证，注释等）
Abaqus-umat的教学例子-powerlaw子程序pdf说明及inp文件，cae工程（里面包含本人呕心沥血整理，验证，注释等）
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Vivado约束指导手册
Vivado约束指导手册输入端口到输出端口路径在从输入端口直接到输出端口的路径上,数据:不需要在器件内部锁存(atch),直接从输入端口到输出端口。他们通常被称为ln-to-out数据路径端口时钟可以是虚拟时钟也可以是设计时钟路径举例图3-1描述了上面所有的路径,在此例图中,设计时钟CLKo可被用作端口时钟,这样既可以约束D|N延时也可以约束DOUT延时FPGA DEVICEBoardDeviceInternal Delay REGAData Path DelayREGB Internal DelayBoardDINi DOUT Device○A4InpOutputDelayBUFGPort ClockCLKOPort clockIn-2-out Data PathFigure 3-1: Path Example时钟路径部分每一个时钟路径由三个部分组成:源时钟路径数据路径目标时钟路径源时钟路径源时钟路径是由源时钟从它的源点(典型的是输入端口)到发送时序单元的时钟引脚之间的路径。对于从输入端口起始的时序路径来说,就不存在源时钟路径数据路径对内部电路,数据路径是发送时序单元和捕捉时序单元之间的路径发送时序单元的有效时钟管脚称为路径起始点捕捉时序单元的数据输入管脚称为路径结束点对于输入端口路径,数据路径起始于输入端口。输入端口是路径的起始点对于输出端口路径,数据路径结朿语输岀端口。输岀端口是路径的结束点。目标时钟路径目标时钟路径是由目标时钟从其源点(典型的是输入端口)到捕捉时序单元的时钟管脚之间的路径。对于结束于输出端口的时序路径,就没有目标时钟路径图3-2显示了3段典型的时序路径REGAData PathREGBEndpointSource Clock PathStartpointDestination Clock PathFigure 3-2: Typical Timing PathSetup和Hold分析vⅳ ado ide分析时序并且在时序路径终点时候报告时序裕量。时序裕量是指在时序路径终点数据要求时间和抵达时间的差异。如果裕量为正,从时序的角度考虑此路径是有效的。Setup检查为了计算数据所需的 setup时间,时序引擎:1.决定源时钟和目的时钟之间的普通周期。如果没有被发现,为分析考虑多达1000个时钟周期。2.检查覆盖普通周期上的起始点和终点所有上升和下降沿。3.在任何两个有效 active沿之间的最小正差值dela。这个deta被称为 setup分析的时序路径要求Setup路径要求示例假象2个寄存器之间的一条路径,这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿只有上升沿。时钟定义如下:.clko周期6nsck1周期4nsCommon periodclko launch edgesSetup(1)Setup(2)clk1 capture edgesOns 2ns 4nss 8n5 10ns 12nsFigure 3-3: Setup Path Requirement Example图33显示有2个单独的源和目的时钟沿有资格受到 setup分析: setup(1和 setup(2):源时钟发送沿时间:0ns+1*T(ck0)=6ns目的时钟抓取沿时间:0ns+2*(ck1)=8nsSetup Path Requirement=抓取沿时间-发送沿时间=2ns在计算路径要求时候,需要考虑2个重要的点:1.时钟沿是理想的,那就是说,时钟树插入延迟不在考虑之内2.默认时钟在0时间点是 phase-aligned,除非他们的波形定义引进了 phase-shit。异步时钟相位关系未知。时序引擎在分析其间路径时候会考虑默认值。关于异步时钟的更多内容看下部分Setup分析数据要求时间Setup分析数据要求时间是指为了让目的单元能安全的采样数据,数据必须在这个时间点之前稳定。这个值基于:目的时钟采样沿时间.目地时钟延时源时钟和目的时钟的不确定性目的单元 setup时间Setup分析的数据抵达时间Setup分析的数据抵达时间,是指由源时钟发送的数据在路径终点的稳定时候所需要的时间。它的值基于:源时钟发送沿时间源时钟延时数据路径延时数据路径延时包括所有从起点到终点的单元(cel)和线(ne延时。在时序报告中, Vivado将 setup时序考虑为数据路径的一部分。相应的,数据到达和要求时间的公式为:Data Required Time (setup)= destination clock capture edge time+destination clock path delayclock uncertaintyData Arrival Time(setup)= source clock launch edge timesource clock path delay+ datapath delaysetup timeSetup裕量是指要求时间和实际抵达时间的差值:Slack (setup)= Data Required Time -Data Arrival Time在输入数据引脚寄存器上 Setup裕量为负值,说明寄存器有可能锁存到未知的值跳转到错误状态Hod检查Hod裕量的计算与 setup裕量计算直接相关。当 setup分析证明了在最悲观的情况下数据可以被安全捕捉,hold分析确保了:同样的数据不可能被前面目地时钟沿错误的抓取下一个源时钟沿发送的数据不能被用来分析 setup的目的数据沿抓取因此,为了找到hold分析的时序路径,时序引擎考虑了所有为 setup分析的源和目的时钟沿结合的可能。对每一种可能的组合,时序引擎:检查发送沿和减去一个目的时钟周期的抓取沿之间的差值.检查了加上一个源时钟周期的发送沿和抓取沿之间的差值.只保留时间差值最大的发送沿和抓取沿hold路径要求示例采用page33中 setup路径要求示例中的时钟。对于 setup分析那仅有2个可能的时钟沿组合:Setup Path Requirement (S1)=1*T(clk1)-0*T(clk0)= 4nsSetup Path Requirement (S2)=2*T(clk1)-1*T(clk0)=2ns那么相应的hod要求如下:For setup s1:Hold path Requirement (Hla)-(1*T(clk1)-1*T(clk1))-0*T(clko)=onsHold Path Requirement (Hlb)=1*T(clkl)-(0*T(clk0)+I*T(clko))=-2nsFor setup $2:Hold Path Requirement (H2a)=(2*T(clk1)-1*T(clk1))-1*T(clko)2nsHold path Requirement(H2b)=2*T(clk1)-(1*T(clk0)+1*T(clk0))=-4ns从上面可以看出最大的要求时间是Ons,这正好与源时钟和目的时钟第一次上升沿相吻合。Hold路径要求示例,page36显示了 setup检查沿和他们相关的hold检查。cIko launch edgesHla S1 H1b/H2a522bclk1 capture edgesOns 2ns 4ns 6ns 8ns 10ns 12nsFigure 3-4: Hold Path Requirement Example此例中,最终的hod要求时间不是来源于最紧的 setup要求。这是因为所有可能的 setup沿都会被考虑在内,是为了找到最又挑战性的hod要求。正如在 setup分析中,数据要求时间和数据抵达时间是基于以下条件计算的:源时钟发送沿时间.目的时钟抓取沿时间源和目的时钟延时时钟不确定性数据延时.目的寄存器hod时间Data Required Time (hold)= destination clock capture edge timedestination clock path delayclock uncertaintyData Arrival Time (hold)= source clock launch edge timesource clock path delaydatapath delayhold timeHod裕量是要求时间和抵达时间的差值Slack (hold)= Data Arrival Time Data Required Time正的时序裕量意味着即使在最悲观的情况下数据也不会被错误的时钟沿抓取。而负的hold裕量说明抓取的数据错误,而且寄存器可能进入不稳定状态。矫正( recovery和移除( removal分析矫正和移除时序检查与 setup和hold检查相似,区别就是它们应用于异步数据管脚例如set或者clear o对于异步复位的寄存器.矫正时间是异步 reset信号为了锁定新数据已经切换到它的无效状态之后,到下一个有效时钟沿之间的最小时间。移除时间是在异步复位信号安全切换到其无效状态之前,到第一个有效时钟沿之后的最小时间。下面的等式描述了这两种分析的sack是如何计算的Recovery check下面的等式描述了下面如何计算:Data Required Time (recovery ) =destination clock edge start time+ destination clock path delayclock uncertaintyData Arrival Time (recovery )= source clock edge start timesource clock path delaydatapath delayrecovery timeSlack (recovery)= Data Required Time Data Arrival TimeRemoval checkData Required Time (removal)= destination clock edge start timedestination clock path delayclock uncertaintyData Arrival Time (removal)= source clock edge start timesource clock path delay+ datapath delayremoval timeSlack (removal)= Data Arrival Time -Data Required Time正如 setup和hold检査,一个负的 recovery裕量和 remova裕量说明寄存器可能进入亚稳态,并且将未知的电子层带入设计中。定义时钟时钟数字设计中,时钟提供了从寄存器到寄存器之间可靠的传输数据的时间参考。 Vivado ide时序引擎用时钟特征来:计算时钟路径要求以裕量计算的方式报告设计时序裕量更多信息,参考时序分析这章为了得到最精确的最大的时序路径覆盖,时钟必须合理的定义。可以用下面的特征定义时钟:源时钟是指定义在时钟驱动引脚或者时钟树跟端口的时钟时钟沿可以由周期和波形特性的组合描述周期是ns级的,与描述的波形的时间周期相匹配.时钟波形是在时钟周期里,在数ns内时钟上升沿和下降沿绝对时间的列表列表必须包含偶数个值。第一个值一般与第一个上升沿吻合,除非另外指定,默认的时钟占空比是50%相位是ns。如图4-1所示,ck0周期10ns,占空比50%,相位0ns。Ck1周期8ns,占空比75%,相位2ns。CIkO: period 10, waveform =10 5]CIk1: period =8, waveform=2850%50%ClaOns5ns10ns15ns25%75%clkbOns 2ns8ns 10ns16nsFigure 4-1: Clock Waveforms Example传播【 propagated clock)时钟周期和波形特征体现了时钟的理想特征。当时钟进入FPGA器件并且经过时钟树传播时候,时钟沿会有延时而且会随着噪声和硬件特性而改变。这些特点被称为时钟网络延时( latency)和时钟不确定{ uncertainty)时钟不确定性包含下面内容:clock jitterphase error任何额外指定的不确定Vivado会默认的将时钟作为传播时钟,这意味着,这是非理想的时钟。这么做是为了提供包含时钟树插入延时和不确定性的裕量的值。特定硬件资源
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基于Java的本地txt文档关键词信息检索
基于MyEclipse2014开发的由于用户界面的本地搜索引擎，代码简单易懂，适合于课程设计和毕业设计或新手学习。
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WinCC V7.2与S7 1200和1500通讯手册
WinCC V7.2与S7-1200/1500 PLC常规通讯，此文档主要讲述如何使用“SIMATIC S7-1200, S7-1500 Channel”通道，组态与S7-1200/1500的以太网通讯。1概述自 WinccⅥ7.2版本起,软件新増加了“ SIMATIC S7-1200,S7-1500 Channel”通道,用于 Wincc与S7-1200/S7-1500PLC之间的通信。此驱动只支持以太网通讯,使用TCP/IP协议。此文档上要讲述如何使用“ SIMATIC S7-1200,S7-1500 Channel”迸道,组态与S71200/1500的以太网通讯。在win℃C项目中可添加此驱动,如图1-1所示,打开变量管理界面,选择“变量管理”点击鼠标右键,选择“添加新的驱动程序”,在驱动列表中选择“ SIMATIC S7-1200,S7-1500 Channe1”驱动。文件编辑E)视图帮助什变量管理《变量管理数结构变导入Modbus TCPIPOPC5Profibus DP6Profibus FmsSIMATIC 505 TCPIP8SIMATIC S5 Ethernet Layer 410SIMATIC S5 Profibus FDL本本本符本符符符符本本11SIMATIC $5 Progr ammers Port AS51112SIMATIC S5 Serial 3964R1314SIMATIC ST-1200. S7-1500 Channel1516SIMATIC TI Serial点17Simotion18System Info19图1-1添加驱动文档示例的软硬件环境件: Wincc项目运行的电脑自带普通以太內卡、CPU1214C、CPU1511-1PN软件: WinCc7.2Upd6、 Simatic net v8.2SPl、Step7Ⅵ13(用于组态S71500/1200)2 Wincc v7.2与S7-1200PLC常规通讯2.1设置PLC通讯参数在Step?Ⅵ13组态软件中打开S7-1200项目,关丁PLC硬件组态步骤在此不详述。在树形菜单中打开“设备和內络”,打开网终视图点击CPU1214C通讯端口,在“属性”界面中设置通讯参数,在“子网”列表中可把接口连接到某一子网,设置“IP电址”和“子网掩码”参数。简单通讯情况下,可以不用启用IP路由尜,如图2-1所小。□项目157-1200鱼设备和网络PLC 1CPU 12140Pu1511-1PN571500AC/DC/RlyPLC设备组态旦在和诊断程序块「工艺对象细外部原文件PLc变里PLc数据类型圆出控与强制表约程序信息PROFINET接口1[X1:PN(LAN墨设备代理数据属性「信息S诊断文本列表常规0变量系统常数文本□本模块□吒C2[Uu15111刚太网地址以太网地址设备组态高级接口连接到旦在线和诊断时间同步程序块硬件标识符子网:PNE2工艺对象添加新子网外部原文件FLC变里PLc数据类型P协议监控与强制表UTra⊙在项目中设置P地址设备代理据P地址:[19216840120ˇ详细视图子阿镜吗:[255:2552550图2-1S7-1200通讯参数将组态下载到CPU,PLC组态完成2.2 Wincc软件组态步骤2.2.1电脑网卡参数设置在操作系统网络连接中设置此网卡的IP地址以及子网掩码,在此例中,IP地址和PIC的IP地址在同一样网段中,子网掩码一致,如图2-2所示。在PLC和电脑之间接入以太网通讯电缆,测试电脑与PC之间物理连接是否正常。选择操作系统左下角“开始”菜单,在最下一行运行栏中输入“CⅧ”命令,然后敲回车进入DOS命令界面。在界面中输入pins命令,格式:pingping192.168.48,120在Ping192.16841.128具有32字节的数据:自192168,48,128的节=32时间< ms TTL=128自192168.4.128的节=32时间
- 2020-12-11下载
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