AD9361中文资料
AD9361中文资料，内容讲述了9361的使用，希望对射频开发者有用，AD9361规格除非另有说明,电气特性在 VDD GPO=33V, VDD INTERFACE=18V,所有其他VDDx引脚=1.3V,T=25°C下测得。表1参数符号最小值典型值最大值件测试条件/注释接收器,一般中心频率706000增益最小值最大值74.5800MH73.02300 MHZ(RX1A, RX2A)72.02300 MHz (RX1 B, RX1CRX2B, RX2C)65.55500 MHZ( RX1A, RX2A)增益步进接收信号强度指示器档位dB准确度dB接收器,800MHz噪声系数最大RX增益三阶输入交调载点IIP318dBrn最大RX增益二阶输入交周载点lP2最大RX增益本振(LO泄漏122dBmRX前端输入正交增益误差0.2%相位误差度调制精度(EVM)192MHz参考时钟输入S10巛1至RX2隔离R×1A至RX2A,RX1C至RX2CX1B至RX2B55RX2至RX1隔离RX2A至RX1A,RX2C至RX1CRX2B至RX1B接收器,2.4GHz噪声系数最大RX增益三阶输入交调载点lP314dBm最大RX增益阶输入父调载点lIP 2d bm最大RX增益本振(LO泄漏110dBm接收器前端输入正交增益误差相位误差0.2度调制精度(∈VM)4240MHz参考时钟输入5110RX1至RX2隔离RX1A至RXZA,RX1C至RX2CRX1B至RX2BRX2至RX1隔离RX2A至RX1A,RX2C至RX1CRX2B至RX1BRev. D Page 3 of 36AD9361参数符号最小值典型值最大值件测试条件注释接收器:55GHz噪声系数NF38最大RX增益三阶输入交调载点lP3d Bm最大RX增益二阶输入交调载点lP2dBm最人RX增益本振LO泄漏dBmx前端输入正交增益误差0.2相位误差度调制精度(EVM)40MHz参考时钟针对RF频率合成器内部加倍)输入51RX1A至RX2A隔离RXA至RX1A隔离5dB发射器一一般中心频率000z功率控制范围dB功率控制分辨率0.25发射器:800MHz输出S2最大输出功率dBm1MH信号音509负载)调制精度(EVM)192MHz参考时钟三阶输出交调载点OIP3dBm载波泄漏dBc0dB衰减40dB衰减本底噪声-157dBm/Hz90MHz偏移隔离1至TX2TX2至T×150dB发射器.24GHz输出SdB最大输出功率7.5dBm1MHz信号音(50Ω负载)调制精度(VM)dB40MHZ参考时钟三阶输出交调载点OIP319dbm载波泄漏0dB衰减3240dB衰减本底噪声156dBm/H290MHz偏移隔离TX1至TX2TX2至TX1dB发射器,5.5GHz输出S最大输出功率6.5dBm|7M信号音50负载)调制精度(EvM)3640MHz参考时钟(针对RF频率合成器内部加倍)三阶输出交调载点OIP317d Bm载波泄漏dBo0dB衰减40dB衰减本底噪声151dBm/Hz90MHz偏移隔离TX1至TX2TX2至TX150Rev. d Page 4 of 36AD9361参数1符号最小值典型值最大值件测试条件注释TX监控器输人(X_MON1,最大输入电平dBm动态范围准确度dBLO频率合成器O频率阶跃2.4 GHz. 40 MHz参考时钟积分相位噪声800 MHZrm100Hz至100MHz,3072MHz参考时钟(针对RF频率合成器内部加倍)24 GHz0.37rm100Hz至100MHz,40MHz参考时钟5.5 GHzrms100Hz至100MHz,40MHz参考时钟(针对R频率合成器内部加倍)参考时钟( REF CLKREF CLK要么为 XTALPXTALN引脚的输入要么为直接连接XTALN引脚的线路输入频率范围50品振输入外部振荡器信号电平Vpp|交流耦合外部振荡器辅助转换器ADO分辨度位输入电压最小值最大值VDDAIP3 BB-005DAO分辨度位输出电压最小值最大值VDD GPO-03输出电流mA数字规格(MOS)逻辑输入输人电压高VDD INTERFACE XO.8VDD INTERFACE低VDD INTERFACE×02V输入电流低+10逻辑输输出电压局VDD INTERFACE XO. 8低VDD_INTERFACE X0.2V数字规格(LVDS)逻辑输入输人电压范围8251575对中的各差分输入输入差分电压阈值100+100接收机差分输入阻抗100Rev. D Page 5 of 36AD9361参数符号最小值典型值最大值件测试条件/注释逻辑输出输出电压高低3751025输出差分电压150Vvvv可分75mV个阶跃编程输出失调电压1200通用输出输出电压高低VDD GPO×08VDD GPO×0.2输出电流SP|时序VDD INTERFACE= 1.8 VSPI CLK周期脉冲宽度SPI ENB建立至第一 SPI CLK上升沿最后 SPI CLK下降沿至0SPI ENB保持SPI DI数字输入建立至SP⊥CLKts数据输入保持至 SPI CLKnsSPI CLK上升沿至输出数据延迟4线模式3线模式ns总线周转时间,读BBP驱动最后地址位后总线周转时间,读0tco(max)nsAD9361驱动最后数据位后数字数据时序(CMOS),VDD INTERFACE=1.8VDATA CLK时钟周期1627661.44 MHZDATA CLK和 FB CLK脉冲宽度t的45%tcp的556TX数据TX FRAME,P0_D和建立至FB_CLK保持至 FB CLKHIX0DATA CLK至数据总线输出延迟toax01.5DATA_CLK至 RX FRAME延迟1.0脉冲宽度使能TXNRXFDD独立ENSM模式TXNRX建立至 ENABLEt0nsTDD ENSM模式总线周转时间RX前2×toTDD模式RX后2×tcpTDD模式容性负载3容性输入pRev. d Page 6 of 36AD9361参数符号最小值典型值最大值件测试条件注释数字数据时序(CMOS)VDD INTERFACE=2.5VDATA CLK时钟周期16.27661.44 MHzDATA CLK和 FB CLK脉冲宽度tcp的45%tc的55%TX数据TX FRAME,POD和P1 D建立至FB_CLK保持至 FB CLKDATA CLK至数据总线输出延迟tox0DATA CLK至 RX FRAME延迟tODDy脉冲宽度使能IXNRXXNRXPW trpFDD独立ENSM模式IXNRX建立至 ENABLEtTXNRXSU OIDD ENSM模式总线周转时间RX前2×toTDD模式tRusT2×tTDD模式容性负载容性输入数字数据时序LvDS)DATA_CLK时钟周期4.069245.76MHzDATA_CIK和FB_CK脉冲宽度t的45t的59TX数据IX HRAM和XD建立至 FB CLK保持至FB_CLKDATA CLK至数据总线输出延迟|tox025DATA CLK至 RX FRAME延迟0.25脉冲宽度使能FDD独立ENSM模式TXNRX建立至 ENABLE0TDD ENSM模式总线周转时间RX前2RX后容性负载容性输入pl电源特性13V电源电压1.2671.33VDD INTERFACE电源额定设置2.5LVDS1.82.5VDD INTERFACE容差+5%容差适用于任何电压设置VDD GPO电源标称设置3.3未用时,必须设为13VVDD GPO容差5%容差适用于任何电压设置电流消耗VDDx,休眠模式所有输入电流之和VDD GPO50A无负载指参数中多功能引脚的单个功能时,只会列出引脚名称中与规格相关的部分。要了解多功能引脚的仝部引脚名称,请参见引脚配置和功能描述"部分。Rev. D Page 7 of 36AD9361功耗一vDD_ INTERFACE表2 VDD INTERFACE=12V参数最小值典型值最大值件测试条件/注释休眠模式加电,器件禁用1RX 1TX DDRLTE10单端口2.9mA3072MHz数据时钟,CMOS双端∏2.7mA1536MHz数据时钟,CMOSLTE20双端口5.2mA3072MH数据时钟,CMOS2RX, 2TX, DDRLTE双端口1.3DA768MHz数据时钟,CMOSLTE10单端口4.6mA6144MHz数据时钟,CMOS双端口5.0mA3072MHz数据时钟,CMOSLTE20双端口8.2mA6144MHz数据吋钟,CMOSGSM双端口0.21.08MHz数据时钟,CMOSWiMAX 8.75双端口3.320MHz数据时钟,CMOSWiMAX 10单端口TDD RX0.5mA224MHz数据时钟,CMOSTDD TX3.6A224MHz数据时钟,CMOSFDD3.8448MHz数据吋钟,CMOSWiMAX 20双端口FDD6.7mA448MHz数据时钟,CMOS表3vDD| NTERFACE=18V参数最小值典型值最大值件测试条件/注释休眠模式加电,器件禁用1RX 1X DDRLTE10单端口4.5A3072MHz数据时钟,CMOS双端口4.1mA1536MHz数据时钟,CMOSLTE20双端口8.0mA30.72MHz数据时钟,CMoS2RX.2TX DDRLTE双端口2.0mA768MHz数据时钟,CMOSLTET0单端口8.0A6144MHz数据时钟,CMOS双端口7.5mA3072MHz数据时钟,CMOSLTE20双端口140mA6144MHz数据时钟,CMOSGSM双端口0.3A1.08MHz数据时钟,CMOSWiMAX 8.75双端口5.0MA20MHz数据时钟,CMOSRev. d Page 8 of 36AD9361参数最小值典型值最大值件测试条件/注释WiMAX 10单端口I DD RX07mA224MHz数据时钟,CMOTDD TX5.6mA224MHz数据时钟,CMOSFDD60448MHz数据时钟,CMOSWIMAX 20双端口FDD107mA448MHz数据时钟,CMOSP-P5675mV差分输出140mA240MHz数据时钟,LVDS300m差分输出350A240MHz数据时钟,LVDS450mV差分输出470mA240MH数据时钟,LVDS表4 VDD INTERFACE=25V参数最小值典型值最大值件测试条件/注释休眠模式150A加电,器件禁用1RX, 1TX DDRLTE10单端口6.5mA3072MHz数据时钟,CMOS双端口6.0A1536MHz数据时钟,CMOSLTE20双端口115nA3012MHz数据时钟,CMOS2RX, 2TX DDRLTE双端口30mA768MHz数据时钟,CMOsLTE10单端口115mA6144MHz数据时钟,CMOS双端口A3072MHz数据时钟,CMOSLTE20双端口2006144MHz数据时钟,CMOSGSM双端口0.5A1.08MHz数据时钟,CMOWiMAX 8.75双端口7.3A20MHz数据时钟,CMOSWIMAX 10单端TDD RX224MHz数据时钟,CMOSTDDTX8.0mA224MHz数据时钟,CMOSFDD8.7mA448MHz数据时钟,CMOSWiMAX 20双端口FDD153A448MHz数据时钟,CMOSP-P5675mV差分输出26.0240MHz数据时钟,LVDS300mV差分输出450mA240MHz数据时钟,LVDS450mV差分输出mA240MHz数据时钟,LVDSRev. D Page 9 of 36AD9361功耗一—vDDD1P3_DG和vDDA(全部13V电源组合)表5800MHz,TDD模式参数最小值典型值最大值件测试条件/注释1 RX5MHz带宽180nA连续RX10MHz带宽210A迕续RX20MHz带宽260MA连续RX2RX5MHz带宽265MA连续RX10MHz带宽315A连续RX20MHz带宽405mA连续RX1TX5MHz带宽dBl340nA连续TX-27dBmA连续TX10MHz带宽7 dBm360A连续TX27 dBm220MA连续TX20MHz带宽7 dBm400连续TX-27 dBm250mA连续TX5MHz带宽7 dBm550连续TX27 dB260连续TX10MHz带宽7 dBmA连续TX2 dBm310A连续TX20MHz带宽7 dBm660nA连续TX-27 dBm370mA连续TXRev. D Page 10 of36
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cpu设计实例-verilog
cpu设计实例-verilog,通过这个文档 你可以很快的入手如何设计一份8位的cpu,其中的指令码位16位什么是CPU?CPU即中央处理单元的英文缩写,它是计算机的核心部计算机进行信息处理可分为两个步骤1)将数据和程序(即指令序列)输入到计算机的存储器中2)从第一条指令的地址起开始执行该程序,得到所需结果,结束运行。CPU的作用是协调并控制计算机的各个部件执行程序的指令序列,使其有条不紊地进行。因此它必须具有以下基本功能a)取指令:当程序已在存储器中时,首先根据程序入口地址取出一条程序,为此要发出指令地址及控制信号b)分析指令:即指令译码。是对当前取得的指令进行分析,指出它要求什么操作,并产生相应的操作控制命令c)执行指令:根据分析指令时产生的操作命令形成相应的操作控制信号序列,通过运算器,存储器及输入/输出设备的执行,实现每条指令的功能,其中包括对运算结果的处理以及下条指令地址的形成将其功能进一步细化,可概括如下1)能对指令进行译码并执行规定的动作;2)可以进行算术和逻辑运算;3)能与存储器,外设交换数据4)提供整个系统所需要的控制尽管各种CPU的性能指标和结构细节各同出功能分析,可知任何一种内目部结构至少应包含下面这些部件:1)算术逻辑运算部件(ALU)2)累加器;3)程序计数器;4)指令寄存器,译码器;5)时序和控制部件RISC即精筲指令集计算机( Reduced instruction seComputer)的缩写。它是一种八十年代才出现的CPU,与一般的CPU相比不仅只是筒化了指令系统,而且是通过筒化指令系统使计算机的结构更加筒单合理,从而提高了运算速度。从实现的途径看, RISC-CPU与一般的CPU的不同处在于:它的时序控制信号形成部件是用硬布线逻辑实现的而不是采用微程序控制的方式。所谓硬布线逻辑也就是用触发器和逻辑门直接连线所构成的状态机和组合逻辑,故产生控制序列的速度比用微程序控制方式快得多,因为这样做省去了读取微指令的时间RISC_CPU也包括上述这些部件,下面就详细介绍一个筒化的用于教学目的的 RISC-CPU的可综合 Veriloghdl模型的设计和伤真过程RISC CPU结构RISC_CPI是一个复杂的数字逻辑电路,但是它的基本部件的逻辑并不复杂。可把它分成八个基本部件:1)时钟发生器2)指令寄存器3)累加器4) RISC CPU算术逻辑运算单元5)数据控制器6)状态控制罨D7)程序计数器8)地址多路器中各部件的相互连接关系1时钟发生器时钟发生器时钟发生器利用外来时钟信号米生成一系列时钟信号送往的其他部件。其中是外来时钟的八分频信号。利用的上升沿来触发控制器开始执行一条指令,同时信号还将控制地址多路器输出指令地址和数据地址。信号用作指令寄存器、累加器、状态控制器的时钟信号则用于触发算术逻辑运算单元。时钟发生器c1kgen的波形
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