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                        clock
                        
                          Quartus II软件设计数字电子钟,使用verilog语言编写各个
模块生成symbol files,再用原理图方式制作顶层文件。
完成的功能有:能够显示时、分、秒;具有清零,调节分钟的功能;
具有整点报时功能,声响电路发出叫声;
(failed to translate)                         
                            - 2013-05-07 10:11:31下载
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                        的维特比编码器和解码器的VLSI实现
                        
                          应用背景前向纠错技术的利用在接收端的错误更正。这是众所周知的数据在无线信道的传输受衰减,失真干扰和噪声,从而影响接收机的接收能力信息。维特比编码和Viterbi译码是一个功能强大的方法正向错误检测和校正。它已被广泛部署在许多无线通信系统,以提高有限容量的沟通渠道。本文的主要目的是描述比较分析各种FPGA器件之间的资源优化设计维特比编码器和解码器的实现。比较的基础是仿真和综合结果。在这个项目中,资源优化的Viterbi解码器的设计采用了追溯架构;关键技术Verilog是一个主要的硬件描述语言(HDL)用在工业界和学术界的verilog硬件设计师非常类似C和电气和计算机工程师最喜欢学习C大学语文。介绍了用Verilog 1985网关系统设计现在公司,Cadence设计系统公司的系统部的一部分。直到5月,1990,用Verilog开放国际的形成(OVI),Verilog HDL是一个专有的语言节奏。Cadence的动机是打开语言的公共领域的期望,市场对Verilog HDL相关软件产品将增长更迅速,更广泛的接受语言。抑扬顿挫,Verilog HDL实现用户需要的其他软件和服务企业要接受语言和发展Verilog设计工具支持。                         
                            - 2023-06-19 12:00:02下载
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                        Carry look ahead adder with saturating arithmetic
                        
                          用Verilog实现的16位进位先行加法器。实现了饱和算法。                         
                            - 2023-01-16 01:15:03下载
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                        shift_registers
                        
                          Universal Shift Register                         
                            - 2009-06-12 17:29:13下载
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                        sin_10k
                        
                          基于FPGA的利用rom进行查询的方式生成一个频率为10KHZ的sin信号,编译成功,并实现功能仿真。(Query based on the the FPGA use of rom generate a frequency of 10 kHz sin signal, compiled successfully and to achieve functional simulation.)                         
                            - 2013-04-23 10:47:17下载
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                        design-of-CAN-based-on-VHDL
                        
                          基于Verilog+HDL设计CAN控制器,详细介绍各功能模块的设计。本论文的重点是CAN总线通信控制器的前端设计。即用Verilog HDL语言完成CAN协议的数据链路层的RTL级设计,实现其功能,并且能够在FPGA开发平台Quartos上通过仿真验证,证明其正确性(Verilog+ HDL-based design of CAN controller, detailed design of each functional module. This paper focuses on the CAN bus communication controller front-end design. Verilog HDL language that is used to complete the data link layer CAN protocol the RTL-level design, to achieve its function, and can be on the FPGA development platform Quartos by simulation to prove its correctness)                         
                            - 2011-07-22 15:22:27下载
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                        My-Simple-Specturm--Analyzer
                        
                          基于LabVIEW FPGA的频谱估计与分析(the power spectrum estimation and analysis based on LabVIEW FPGA)                         
                            - 2013-11-13 08:45:40下载
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                        AD9914原理图和gerber以及BOM表
                        
                          说明:  DDS VHDL  include everything of dds
AD9914                         
                            - 2019-06-03 09:40:52下载
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                        AHB_slave ram
                        
                          ram 的ahb接口,ram ahb interface 好用的中转接口ram 的ahb(ram ahb interface
 ram ahb interface ram ahb interface)                         
                            - 2021-04-20 17:38:50下载
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                        16b20b_Encoder
                        
                          16b20b encoder and decoder                         
                            - 2013-02-04 13:24:46下载
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