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本文为verilog的源代码

于 2022-01-24 发布 文件大小:22.60 kB
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本文为verilog的源代码-In this paper, the source code for Verilog

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  • MD5
    哈希算法FPGA实现代码,采用MD5算法,并给出了仿真波形。(MD5 hashing algorithm for FPGA implementation code)
    2020-07-03 00:40:02下载
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  • electricwatch
    用VHDL语言设计多功能的电子表。实现基本电子表的时间显示、闹钟、秒表等功能(VHDL language design with multi-functional electronic watch. The time table to achieve basic electronic display, alarm clock, stopwatch functions)
    2010-05-07 17:11:53下载
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  • udp
    说明:  网口UDP的FPGA仿真代码,经过测试能够实现预想功能(etherneit udp verilog fpga code)
    2020-05-26 21:55:04下载
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  • 这是我准备电子设计大赛时,用VHDL写的一个自动打铃系统,很好的学习资料。...
    这是我准备电子设计大赛时,用VHDL写的一个自动打铃系统,很好的学习资料。-This is when I am going to Electronic Design Contest, use VHDL to write an automatic bell playing system, a very good learning materials.
    2022-02-03 18:02:55下载
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  • AHB-answers
    这个文档回答了很多关于AHB总线在使用上经常遇到的问题(this doc gives a lot of answers for using AHB bus when doing design)
    2020-10-21 12:17:24下载
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  • use of the VHDL language ALTERA company's board up3 have vga signal containi...
    使用vhdl语言在altera公司的up3板上产生vga信号,里面有详细的解析和说明,是一个很好的教程。和上一个文件razzle差不多,但是产生的效果不一样。-use of the VHDL language ALTERA company"s board up3 have vga signal containing a detailed analysis and explanation is a good guide. And on a razzle almost document, but the effects are not the same.
    2022-01-31 21:08:09下载
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  • 眼电图形刺激器设计
    完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换,用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成:锁相环模块,分频定时模块,时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真,再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟;定时模块定时5秒,每5秒转换一种图形显示方式;时序控制模块用于扫描及消隐,使能够正常显示;显示模块 用于显示。各模块正确连线、定义引脚和仿真后,可以下载到FPGA中,连接显示器来显示,六种图形方案每5秒转换,循环。
    2022-01-22 08:35:40下载
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  • fm_parcial
    this is a simulation fm in simulink mathlab this is one program with pll
    2012-11-30 10:02:10下载
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  • FPGA实现CAN总线控制器源码
    说明:  参照can芯片 saj1000控制器结构,写的can控制器(According to the structure of can chip saj1000 controller, the CAN controller is written)
    2021-01-19 21:38:41下载
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  • Marquee with a program written in VHDL, and 60 binary counter program, one desig...
    一个用VHDL编写的跑马灯程序和60进制计数器的程序,一个是自己设计的一个是老师要求,都在实验箱上验证成功,希望对大家有所帮助。-Marquee with a program written in VHDL, and 60 binary counter program, one designed by one teacher asked, are in the experimental boxes proved to be successful, want to help everyone.
    2022-08-10 07:53:33下载
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