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IIC总线verilog源代码 已仿真 有测试文件

于 2022-01-26 发布 文件大小:112.76 kB
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代码说明:

资源描述 IIC总线verilog源代码,已经过编译 modelsim仿真,内含i2c.v  signal.v eeprom.v eeprom_wr.v 及addr.dat data.dat I2C(Inter-Integrated Circuit)总线是一种由PHILIPS公司开发的两线式串行总线,用于连接微控制器及其外围设备。I2C总线产生于在80年代,最初为音频和视频设备开发,如今主要在服务器管理中使用,其中包括单个组件状态的通信。  

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  • ASK编码(Verilog通过,内含Testbentch)
    `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// //creat for the zedboard .  //The AD used ADV7511. ////////////////////////////////////////////////////////////////////////////////// module ad( datain , clk , rst , dataout );     input [11:0] datain;     input clk;     input rst;        output [11:0] dataout;
    2022-01-25 20:47:44下载
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  • MAC
    this is a Multiplier and Accumulate (MAC). written in VHDL
    2010-08-09 23:40:46下载
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  • fpga 按键控制数码管
    按键控制数码管  八位数码管  控制0到9  共阴极数码管
    2022-09-22 11:25:03下载
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  • Interleaver_Deinterleaver
    通信中卷积交织/解交织FPGA源程序,采用verilogHDL代码实现,包含测试程序,经过验证。(Communication in the convolutional interleaving/de interleaving FPGA source program, using verilogHDL code to achieve, including test procedures, after verification.)
    2021-04-17 15:18:53下载
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  • vivado 从此开始配套资料
    说明:  vivado入门使用介绍,初学者入门学习(vivado Instructional pdf)
    2020-07-04 18:00:01下载
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    基于FPGA的深度学习加速器设计与实现,帮助你增加对深度学习的理解,而且作为中文,很适合国内学者。(Design and implementation of deep learning accelerator based on FPGA)
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  • mp3codec
    it is used to compile codec
    2009-03-04 17:00:53下载
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  • sd_models_verilog
    测试过可用的SD仿真模型,VERILOG语言(SD card simulation modle, test OK)
    2021-02-26 20:09:37下载
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  • 24小时计时时钟
    说明:  实现24小时计时,因为位数不够,这里是12进位,可自行调整进位数(Realize 24-hour timing, because the number of digits is not enough, here is 12 carry, you can adjust the carry number by yourself.)
    2020-06-23 19:40:01下载
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  • lut_multiplier
    使用verliog设计实现LUT查找表乘法器,通过modelsim仿真验证通过(Designed and implemented using the LUT lookup table verliog multipliers, through simulation by modelsim)
    2021-04-09 10:18:59下载
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