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简单的32位RISC CPU内核

于 2022-01-28 发布文件大小:8.73 MB

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代码说明：

我是在韩国仁荷大学学生。这是项目结果的计算机体系结构。它的 CPU 核心，32 位 RISC 系统。它可以在 300 MIPS opreated。1cycle / 1instruction 系统。它提出简单的哈佛架构。和做简单的算术逻辑。

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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SPI_slave代码，已经实用！
SPI_slave代码，地址长度可设1～3字节，时钟可以运行到20MHz以上，已经在项目里使用，有需要的可以再根据自己的要求修改！！！！

2022-10-15 13:00:02下载

积分：1
13.3_Tracing
基于System Generator的图像处理工程,多媒体处理FPGA实现的源码,基于视频的运动跟踪(System Generator based image processing engineering, multimedia processing on FPGA source, video-based motion tracking)

2020-11-04 17:39:51下载

积分：1
Xilinx
说明： 2020 XILINX Vivado ISE IP License最全最可靠License获取方式。 LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MAC 50G Enthernet MAC 100G Enthernet MAC RS Encoder/Decoder Display Port/ DP Video Test Pattern Generator RapidIO tri mode ethernet mac(LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MAC 50G Enthernet MAC 100G Enthernet MAC RS Encoder/Decoder Display Port/ DP Video Test Pattern Generator RapidIO tri mode ethernet mac)

2020-03-11 15:40:45下载

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一个verilog的MP3解码项目
//***********************************************************//data : 2007-07-11 11:30:00 //version : 1.0////module name : Mp3Decode////modification history//---------------------------------//firt finish 2006// 2007-07-11 11:30:00 //***********************************************************

2022-09-17 13:05:02下载

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fpga
VHDL语言编程简单实例若干，适合于初学者(VHDL language programming simple example, suitable for beginners)

2013-01-22 14:44:00下载

积分：1
红外接收器的verilog模块
本模块适合所有红外接收端，使用时请注意修改地址码，要接收的就是识别用户码，代码里有标注，谢谢大家的支持！

2022-01-26 03:34:43下载

积分：1
Manchester-code-of-VHDL-program
利用FPGA实现硬件的VHLD语言的Manchester code。(Hardware implementation using FPGA VHLD language Manchester code.)

2013-07-14 22:08:25下载

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说明： led blinking program.................

2012-01-12 18:05:09下载

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mac
基于网口的收发数据及解析数据内容的verilog代码实现(Based on the Internet port to send and receive data and parse the contents of the data verilog code)

2017-04-24 10:13:55下载

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arm7
ARM7 VERILOG源码，非常精简，3级流水线(ARM7 VERILOG source code, very streamlined, 3-stage pipeline)

2009-12-02 10:57:51下载

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