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ADPLL 行为模型
附加的文件包含 ADPLL 的行为模型。
6 位贸发局用。一个快速的时钟用来计算输入的参考时钟和反馈时钟之间的时间性差异。
贸发局决议是如果快速的时钟速度更快更高。
数字环路滤波器生成 14 数字控制位控制 DCO 的频率。
14 位 DAC 用于方便控制 DCO 由像控制 VCO 的手段。
4330 分隔线用于附加的文件。
- 2022-04-18 10:05:08下载
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03-verilog-11
Verilog reference book
- 2015-02-06 09:03:48下载
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代码可以实现HDLC协议，替代PT7A6525芯片功能
代码由Verilog语言编写，可以实现HDLC协议，主要由发送模块、接收模块和cpu接口三个大模块组成，可以替代集成芯片PT7A6525。
- 2022-09-22 21:25:03下载
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ADC_Ctrl
简单的12位的AD转换实现，模数转换，实现模拟量转化为数字量，并在液晶显示屏上显示出转化结果，我自己下载到板子，运行正常.
- 2022-03-26 09:04:08下载
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CME3000FPGADevelopment-
针对京微雅阁的CME300 FPGA教程，里面有几个例程，并附有源代码，初学者可尽快入门。(For Beijing micro Accord CME300 FPGA tutorial, there are a few routines, with source code, beginners can start as soon as possible.)
- 2013-08-19 18:01:21下载
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jiaotongled
该源码用vhdl语言制作了一个简单的交通灯，方便大家学习~~(The source vhdl language produced by a simple traffic light, facilitate learning ~ ~)
- 2010-11-20 14:44:36下载
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uart_test
说明： 用于实现上位机与下位机之间通过RS232协议来进行通讯。(It is used to realize communication between upper computer and lower computer through RS232 protocol.)
- 2019-03-13 14:15:24下载
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低功率 MAC 单元的 VLSI 设计与实现
在大部分的数字信号处理 (DSP) 应用程序的关键操作是乘法和积累。实时信号处理要求高速度
和低功耗的高吞吐量乘数-蓄能器 (MAC) 股，始终是以实现高性能数字信号处理系统的关键。
这项工作的目的是，设计和执行的一个低功率 MAC 单位与块技术扶持，以节省电源。首先，1 位 MAC 单元而设计，用适当
几何图形，使功率优化、 区域和延迟。在管道阶段在延迟 MAC 单位估计基于控制单元为了控制数据
用于低功率的 MAC 块之间的流量。同样，N 位 MAC 单元设计和使用，使流水线的阶段控制逻辑的低功耗控制
适当的时间。设计的加法器单元格具有优势的业务速度高，小晶体管计数和低功耗。MAC 在 0.18um 上实现 CMOS 技术
使用节奏演奏家工具。在各种体系结构中的此文件 alsoinvestigates 乘数和加法器哪些是适合高吞吐量信号的实现
- 2023-07-22 14:00:03下载
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CPU
运用vhdl硬件描述语言在quartus II开发环境下独立设计与实现了基于精简指令集的五级流水线CPU的设计与实现。该流水CPU包括：取指模块，译码模块，执行模块，访存模块，写回模块，寄存器组模块，控制相关检测模块，Forwarding模块。该CPU在TEC-CA实验平台上运行，并且通过Debugcontroller软件进行单步调试，实验表明，该流水线CPU消除了控制相关、数据相关和结构相关。(Using vhdl hardware description language development environment under quartus II design and implementation of an independent design and implementation of a five-stage pipeline RISC-based CPU' s. The water CPU include: fetch module, decoding module, execution modules, memory access module, the write-back module, the register set of modules, control relevant to the detection module, Forwarding module. The CPU in the TEC-CA experimental platforms, and single-step debugging through Debugcontroller software, experiments show that the pipelined CPU eliminates the control-related, data-related and structurally related.)
- 2020-09-21 10:37:53下载
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运动员反应时间测量电路
利用verilog编码，设计运动员反应测试时间的电路，共有三个输入，枪声、运动员和复位信号，另外，认为反应时间不可能小于200ms，因此当测量时间小于200ms时 会发出警报
- 2022-04-30 18:00:25下载
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