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                        加法器和乘数
                        
                          不同类型的加法器和乘法器在 verilog 中实现。这些都是: 携带看加法器,carryskip 加法器,booth 型乘法器,阵列乘法器                         
                            - 2022-05-20 12:07:35下载
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                        简易信号发生器 FPGA
                        
                          说明:  简易信号发生器,可以实现简单的信号实现,任意波编辑,通过FPGA的verilog语言实现功能,自测可以正常使用。(Simple signal generator, can realize simple signal realization, arbitrary wave editing, through FPGA Verilog language function, self-test can be used normally.)                         
                            - 2021-03-25 11:15:32下载
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                        shuzizhongsheji
                        
                          有用的数字钟设计文档,有秒表、闹钟等模块,希望对大家有用!(JUST LEARN FROM IT!!ENJOY!)                         
                            - 2013-07-18 11:02:24下载
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                        bt656_to_yuv422
                        
                          从bt656数据流中提取出同步信号, 适合于搞fpga/cpld开发调式(bt656 internel sync to extern sync singal,
bt656 internel sync to extern sync singal)                         
                            - 2021-03-06 11:19:30下载
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                        01_基于ZYNQ的FPGA基础入门
                        
                          VIVADO SOC 使用文档 基于zynq 7020(vivado soc example text of zynq)                         
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                        src
                        
                          yuv444 与yuv422相互转换verilog语言(yuv444 to yuv422)                         
                            - 2021-01-20 14:38:41下载
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                        UART
                        
                          UART文件 包括发送器 接收器 fifo  测试文件(UART file includes a receiver transmitter fifo test files)                         
                            - 2016-06-06 20:35:02下载
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                        ethernet_tri_mode_rtl.tar
                        
                          以太网控制器verilog,含有mac,mii接口(Ethernet controller verilog, containing mac, mii interface)                         
                            - 2007-12-19 23:51:08下载
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                        AN65974
                        
                          CYPRESS官方给的FPGA程序,用于调试USB3.0接口(Verilog source files for debugging USB3.0 interface)                         
                            - 2020-11-30 17:49:27下载
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                        移位寄存器(右移和左移)
                        
                          module shiftrne(R,L,E,w,Clock,Q);
  parameter n=4;
  input [n-1:0]R;
  input L,E,w,Clock;
  output reg [n-1:0]Q;
  integer k;
  
  always@(posedge Clock)
  begin
    if(L)
        Q                         
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