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CfgDDS_9910
dds ad9910配置的verilog hdl程序，模块化设计，输入待配置的数据，字长，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置。(dds ad9910 configuration verilog hdl program, modular design, the input data to be configured, word length, the start signal, the timing can be automatically generated, complete a configuration, the module has done handshake, user-friendly call, repeatedly configuration .)
- 2015-04-21 22:03:50下载
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proficient VerilogHDL : IC design example explanation of the core technology
精通VerilogHDL：IC设计核心技术实例详解-proficient VerilogHDL : IC design example explanation of the core technology
- 2022-05-07 13:04:08下载
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此示例是8051核加频率计的联合设计,带有8051IP核资料
此示例是8051核加频率计的联合设计,带有8051IP核资料-This example is the 8051 nuclear increase the frequency of joint design, with the nuclear information 8051IP
- 2022-06-14 22:57:42下载
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32_lvds_test
说明： Xilinx 公司Spartan-6系列FPGA实现LVDS，带Modelsim仿真文件，已综合。(Xilinx Spartan-6 Series FPGA implements LVDS with Modelsim simulation file, which has been synthesized.)
- 2020-11-30 20:59:27下载
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FIR滤波器的基本Verilog代码实现
FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation
- 2023-05-26 13:40:03下载
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lsb 基于可见和不可见数字水印
< 跨度 style="font-size:12.0pt;line-height:150%;font-family：""> 通过大量数字交换数据生成新的信息安全需求。用户期望的健壮的解决方案将确保法，还保证多媒体文件的真实性。此项目的图像水印算法 usingLeast 有效位 （LSB） 算法被用于信息/徽标中嵌入图像。设计过程进行 theXilinx ISE 设计套件 12.4 和硬件描述语言使用 isVHDL。模拟设计和波形在 Isim(M.81d) 模拟器中得到验证。一旦完成了设计过程，设计但在 Spartan3 FPGA 板。带水印的图像是在 goodvisual 的质量并具有好的 PSNR 值。同时可见并推行 invisiblewatermarking 计划。建议 schemehas 的有效性已表现出与实验结果的援助。Watermarkingis 更可靠、 更经济比软件编码的硬件实现。在空间域中最常见的简单 watermarkingtechnique 是通过操纵最不重要位 （lsb） 整体像素为单位）。要嵌入的水印放置在碱基图像的 LSB。空间域是不太复杂，没有变换使用，但 isn"trobust 数字式图像中的攻击，信息可以直接插入 imageinformation 的每一点或更繁忙地区的图像可以计算这样以中不那么明显的图像部分的 hidesuch 消息
- 2022-03-22 20:46:03下载
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Frame-synchronization
FPGA 帧同步源代码 调试无错误 ALTERA 平台(Frame synchronization
FPGA)
- 2011-06-21 10:41:22下载
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spi
VHDL实现SPI功能源代码
-- The SPI bus is a 3 wire bus that in effect links a serial shift
-- register between the "master" and the "slave". Typically both the
-- master and slave have an 8 bit shift register so the combined
-- register is 16 bits. When an SPI transfer takes place, the master and
-- slave shift their shift registers 8 bits and thus exchange their 8
-- bit register values.(SPI realize the functional VHDL source code The SPI bus is a 3 wire bus that in effect links a serial shift register between the )
- 2021-04-29 10:58:43下载
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State machine used to achieve code lock
用状态机实现密码锁State machine used to achieve code lock-State machine used to achieve code lock
- 2022-10-12 19:25:03下载
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VHDL实现的8位乘法器，所有仿真全部通过
VHDL实现的8位乘法器，所有仿真全部通过-VHDL to achieve 8-bit multiplier
- 2022-01-24 12:51:20下载
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