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数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms
数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms-digital timer, the use of VHDL development, the use of digital control, the precision of the ms
- 2022-05-20 00:23:22下载
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gmii_tx_mac
实现千兆以太网数据发送，通过GMII接口向PHY写数据，控制PHY发送数据。(Implementation of Gigabit Ethernet data transmission, write data to the PHY through the GMII interface, control PHY data.)
- 2013-08-08 15:24:43下载
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VHDLshuzidianlushejijiaocheng
VHDL数字电路设计教程
乔庐峰等译 当当网销量领先(VHDL tutorial on digital circuit design: (Brazil) Pedroni (Pedroni, VA) were, Joe Lu Feng, M. Publisher: Electronic Industry Press Dangdang sales leader)
- 2010-08-07 10:37:05下载
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树式除法型开方器VERILOG实现,用于任意长度的无符号数的开方运算...
树式除法型开方器VERILOG实现,用于任意长度的无符号数的开方运算-Square root of the tree-type divider-type device to achieve VERILOG
- 2022-09-04 14:20:03下载
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MIPS
Top level Architecture of MIPS Processor
- 2009-08-17 21:08:17下载
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基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。
用8位7段数码管分别显示微妙，秒，分。
有开始，暂停，复位功能。
学习...
基于Verilog HDL的完整数字跑表工程，在试验机台上运行验证通过了的。
用8位7段数码管分别显示微妙，秒，分。
有开始，暂停，复位功能。
学习VerilogHDL的经典例子，添加了显示功能。-Complete Verilog HDL-based digital stopwatch works in the test machine is running verify pass the platform. With 8-bit 7-segment digital tube showed the delicate, seconds, minutes. Has started, pause, reset. Learning VerilogHDL classic example of adding a display.
- 2022-12-27 19:50:04下载
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线性反馈移位寄存器的随机数发生器
线性反馈移位寄存器的最右侧位称为输出位。水龙头是 XOR 按顺序和输出位，然后反馈到最左边的位。在最右边的位置的位序列的叫做输出流。双边投资条约中的线性反馈移位寄存器状态影响输入被称为水龙头 （在图中的白色）
- 2022-02-13 22:21:05下载
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waveform_-generator
简易信号波形发生器，可以产生四种波形，频率1k-20K步进可调。学习Verilog HDL的好例子。(imple signal waveform generator, can produce four waveform, frequency 1 k-20 k step can be adjusted. Learning Verilog good example of HDL.
)
- 2011-06-12 21:13:27下载
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eeprom
实现I2C协议下EEPROM存储的数据读写控制(Under I2C protocol to achieve read and write data stored in EEPROM control)
- 2014-03-05 20:24:21下载
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verilog program for real time clock.. select the .v file to view the code.
verilog program for real time clock.. select the .v file to view the code.
- 2022-01-26 07:14:23下载
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