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dec2_4
decoder 2-4
digital core
- 2016-05-20 03:50:28下载
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awgn511
关于5-11APSK在高斯信道中的误码率分析仿真程序,对具体调制方式及解码方式都有详细的过程(About 5-11APSK in Gaussian channel bit error rate analysis simulation program, has a detailed specific modulation and decoding process)
- 2013-03-31 21:56:28下载
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I2C
I2C的实现,可以扩展进而控制有关I2C的器件达到操作员的控制目的。(I2C implementations, can be extended further having control of the I2C device operator control purposes.)
- 2015-06-06 21:21:05下载
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fifo_rs232
从FIFO到到RS232的实现,用于接收和缓存数据(TripAdvisor RS232 FIFO implementation for receiving data and cache)
- 2016-08-26 13:57:23下载
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ANALYSIS-OF-FULL-ADDER
DESCRIPTION OF FULL ADDER
- 2013-11-12 13:32:19下载
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veriloghdllicheng135li
Verilog的应用例程,包含了基本的硬件编程,加法器,触发器(Application of Verilog routines, including the basic hardware programming, adders, flip-flop)
- 2010-12-14 20:38:03下载
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FPGA数码管显示秒表实验
说明: FPGA数码管显示秒表实验
三种方法实现:
方法一: 对秒计数,得到(秒显示)0~9,
对(秒显示)计数,得到(分秒显示)0~5,
对(分秒显示)计数,得到(分钟显示)0~5,
注意进位时机
方法二: 对秒计数,得到(秒显示)0~9
对秒计数,得到(分秒显示)0~5
对秒计数,得到(分钟显示)0~5
方法三:
只对秒计数,分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 (据说)取模运算占资源!!!!(也能接受?好像...)
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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带控制器的数据通路实现链表读和累加
一个自定义的内存,存储了一个链表,通过数据通路访问内存,读取数据,计算链表累加和,数据通路的控制器由一个有限状态机组成,实现了多状态下控制信号的产生,计算的结果回写到内存制定单元。整个过程介绍了有限状态机的设计以及数据通路控制的基本原理
- 2022-02-18 16:49:10下载
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ModelSim-gaojishiyong--Camp
FPGA开发仿真工具modelsim的高级进阶教程,包括如何写脚本文件和后台批处理文件(FPGA Development Advanced simulation tools modelsim tutorial, including how to write a script file and back-office batch file)
- 2012-05-09 23:52:21下载
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CPU_Verilog
此代码完成了流水线CPU的设计。其中有ALU,控制模块,UART等verilog代码。(This code completes the design of pipelined CPU)
- 2017-07-06 19:45:33下载
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