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writereadflash
这个是用VHDL实现FPGA对FLASH的读写。(This is achieved using VHDL FLASH FPGA to read and write.)
- 2013-07-14 22:06:38下载
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运动员反应时间测量电路
利用verilog编码，设计运动员反应测试时间的电路，共有三个输入，枪声、运动员和复位信号，另外，认为反应时间不可能小于200ms，因此当测量时间小于200ms时 会发出警报
- 2022-04-30 18:00:25下载
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16_QAM
用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)
- 2013-09-02 16:23:40下载
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sgiarcs
ARC firmware interface defines.
- 2015-06-27 18:50:37下载
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数字时钟verilog HDL
应用背景设计要求：
1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。
2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。
3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。
4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。
5.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。关键技术 根据总体设计以及各分模块的需要，将分立模块分为7个部分运用verilog HDL编程来实现。其分别为数字钟主体部分、手动设置、分频、整点报时、闹钟功能、秒表、控制显示和顶层8个模块。
数字钟主体部分主要由三个计数器组成，包括1个24进制计数器，作为小时计数器，2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成，由于都是比较简单的计数器，所以在用verilog设计时作为一个整体部分进行编程实现。同理小时计数器也作为整体部分来编程实现。
- 2022-02-18 14:19:22下载
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8051corelcd
fpga上实现的51内核，带有LCD试验，顺利试验成功很好用。(on fpga implementation of 51 core with LCD test, successfully tested well with the smooth.)
- 2014-03-30 14:35:20下载
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mac
基于网口的收发数据及解析数据内容的verilog代码实现(Based on the Internet port to send and receive data and parse the contents of the data verilog code)
- 2017-04-24 10:13:55下载
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source
说明： altera fpga 实现fft，用fft IP核，有matlab仿真代码(Altera FPGA implementation of FFT, FFT IP core, matlab simulation code)
- 2020-12-18 20:29:11下载
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fpga
电子密码锁的相关程序，很好很耐用！但水平有限啊！！(Electronic combination lock procedures，
)
- 2010-12-20 21:51:05下载
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ds18b20_verilgo
艾米电子的verilog HDL描述的DS18B20的程序(Amy verilog HDL description of the procedures DS18B20)
- 2010-10-26 11:25:18下载
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