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BCD 2 格雷码转换器
符号化的表达数据 / 信息称为代码。基地或二进制数的基数是 2。因此，它有两个独立的符号。使用的符号是 0 和 1。一个二进制数字称为作为一位。一个二进制数由序列组成的位，每个 0 或 1。每一位分量的基于二进制点及其位置。每个位位置的重量是一个 2 的幂，大于其立即右侧位置的重量。e.g.二进制数是 100011 相当于十进制数 35。
- 2022-01-25 23:47:03下载
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float_int
自己编写的，浮点数与整数之间的转换的Verilog HDL实现(Written by myself, it is converted into Verilog HDL integer floating point implementation)
- 2020-12-18 10:29:11下载
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hdlc
HDLC通信协议，FPGA实现，包含源文件和仿真测试文件。(HDLC comunication)
- 2014-08-28 21:37:31下载
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SystemVerilog_For_Design_Springer_2nd_Ed_2006
SystemVerilog For Design (Springer-2nd_Ed-2006)
- 2009-10-08 02:57:28下载
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ASK编码（Verilog通过，内含Testbentch）
`timescale 1ns / 1ps
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//creat for the zedboard .
//The AD used ADV7511.
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module ad(
datain , clk , rst , dataout );
input [11:0] datain;
input clk;
input rst;
output [11:0] dataout;
- 2022-01-25 20:47:44下载
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Xilinx ISE数字钟
微机原理实验，数字钟，基于Basys 2开发板，使用ISE编程
- 2022-02-09 12:40:19下载
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hgfdg
Quartus?
II 相关的语言 详细介绍了VHDL verilog软件开发过程(Quartus ?
II related language detailed introduces the verilog VHDL software development process
)
- 2011-07-31 00:24:42下载
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TS 传输流的同步检测模块，该模块可以完成对输入的ts流的同步头检测和跟踪功能
TS 传输流的同步检测模块，该模块可以完成对输入的ts流的同步头检测和跟踪功能，使用该模块，需要注意的是，工作的时钟频率应该搞于ts流的输入时钟 2 倍以上，这样完成对ts流的低码流到系统时钟频率的转换和同步功能
- 2023-03-20 10:45:04下载
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I121-v1.10
Implementation of Serial Infrared decoder for low-speed IrDA communications.
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Xilinx vivado authoritative course
Xilinx vivado 权威教程，清华大学出版社出版，何宾编著。(Xilinx vivado authoritative course, published by Tsinghua University Press, edited by He Bin.)
- 2019-02-19 20:37:09下载
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