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数字秒表的设计

于 2022-02-07 发布 文件大小:570.38 kB
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代码说明:

设计一个秒表,系统时钟选择时钟模块的1KHz,由于计时时钟信号为100Hz,因此需要对系统时钟进行10分频才能得到,之所以选择1KHz的时钟是因为七段码管需要扫描显示,所以选择1KHz。另外为了控制方便,需要一个复位按键、启动计时按键和停止计时按键,按下复位键,系统复位,所有寄存器全部清零;按下开始键,秒表启动计时;按下停止键,秒表停止计时,并且七段码管显示当前计时时间,如果再次按下开始键,秒表继续计时,除非按下复位键,系统才能复位,显示全部为00-00-00。

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  • FPGA_DSP_Rapid-IO
    基于FPGA实现DSP与Rapid-IO网络互联()
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  • Xilinx vivado authoritative course
    说明:  Xilinx vivado 权威教程,清华大学出版社出版,何宾编著。(Xilinx vivado authoritative course, published by Tsinghua University Press, edited by He Bin.)
    2019-02-19 20:37:09下载
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  • shuzishizhong
    数字时钟,包括流程图以及编码和完整的实验报告,内容详细丰富。(Digital clock, including flowcharts, and coding and a full lab report, detailed and rich.)
    2011-12-20 19:53:07下载
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  • jpeg_fpga
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    2018-10-31 10:40:37下载
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  • FPGAdesignXilinx
    华为内部资料,关于FPGA设计的详细过程介绍,很不错的。本文档从FPGA器件结构出发以速度路径延时大小和面积资源占用率为主题描述在FPGA设计过程中应当注意的问题和可以采用的设计技巧。(Huawei internal information, with regard to detailed FPGA design process of introduction, it is good. This document from the FPGA device structure in order to speed the path delay and area the size of the theme of the occupancy rate of resource description in the FPGA design process should pay attention to the problems and design techniques can be used.)
    2020-12-21 13:59:08下载
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  • alu
    the 8 bit alu by verilog
    2011-05-26 11:25:43下载
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  • fpga_pid
    在FPGA内使用PID算法反馈控制小车速度和方向,四电机独立(PID algorithm within the FPGA using feedback control the car speed and direction, four independent motors)
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  • huawei
    华为内部资料,包括verilog电路设计,硬件工程师手册,verilog约束,synplify使用指南等。内容较全面。(Huawei internal information, including verilog circuit design, hardware engineers manual, verilog constraints, synplify use guides. Content more comprehensive.)
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  • FPGA SDRAM读写
    SDRAM即同步动态随机存储器,同步是指memory工作需要同步时钟,内部命令的发送与数据的传输都以它为基准;动态是指存储阵列需要不断地刷新来保证数据不丢失;随机是指数据不是线性依次存储,而是自由指定地址进行数据读写
    2022-07-05 13:52:56下载
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