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xilinx 开发板程序，VGA控制显示
xilinx 开发板程序，VGA控制显示-Xilinx development board procedures, VGA display control
- 2022-03-29 02:35:53下载
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FSK
2FSK的matlab仿真，叠加了高斯白噪声(2FSK matlab simulation, superimposed on a Gaussian white noise)
- 2021-04-13 02:58:56下载
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Vhdl 语言中 16 位时间域卷积
卷积是在数字信号处理的常见操作。在此项目中，我创建了自定义电路利用大量的并行机制以提高性能与微处理器相比在 Nallatech 主板上实施。卷积将作为输入信号和 kernell 输出是另一个信号，输出信号的每个元素在哪里乘以内核的与输入信号的相应元素的所有元素组成的产品的总和。16 位无符号整数操作使用、 FPGA 将在 SRAM 中存储的输入的信号并将读取在内核中通过内存映射。
- 2023-04-06 14:45:04下载
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5.7
设计一个简单的FIR滤波器，并按要求确定滤波器的系统函数。(Design a simple FIR filter, and determine the filter according to the requirement of system function.)
- 2015-04-17 18:26:49下载
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bayer_3RGB_interpolation
一个基于FPGA用verilogHDL设计的bayer格式转RGB格式的模块，本人设计(a code used for bayer_3RGB_interpolation ,which based on FPGA by verilogHDL)
- 2011-12-25 21:58:05下载
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reg_counter
时钟输入：在每个时钟的正沿或负沿对数据进行处理 联合开发网 - pudn.com
- 2008-05-29 19:47:35下载
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FMS-Labor-3
MICarrayWeights and MICarrayplot
- 2011-06-20 17:57:00下载
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this a spartan 3E base project file.
this is the project of game in which vga...
this a spartan 3E base project file.
this is the project of game in which vga is interfaced to FPGA.
this file is main file in which vga timing is maintained.-this is a spartan 3E base project file.
this is the project of game in which vga is interfaced to FPGA.
this file is main file in which vga timing is maintained.
- 2023-07-29 01:40:03下载
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DCT
用verilog语言实现DCT编解码
附有DCT的说明(Using Verilog language realize DCT codec with a description of DCT)
- 2020-11-14 15:19:41下载
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velocity_Verilog
速度表（velocity）要求：1．显示汽车Km/h数；2．车轮每转一圈，有一传感脉冲；每个脉冲代表1m的距离；3．采样周期设为10s；
4．要求显示到小数点后边两位；5．用数码管显示；6. 最高时速小于300Km/h。（约为83.3m/s）
(use verilog to realize velocity)
- 2020-07-13 15:08:51下载
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