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VGA VERILOG 彩条显示,绝对可用,适合有解码芯片的板子加载

于 2022-02-10 发布 文件大小:862.38 kB
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代码说明:

绝对可用,仿照了很多代码修改而来,理解简单,只要细细阅读绝对明白,而且以后可以移植到其他程序里。顶端程序看似复杂,其实简单。module vga_module (         CLK_50M, RSTn,     VGA_HS,  VGA_VS,     VGA_BLANKn,      DAC_CLK,     VGA_R, VGA_G, VGA_B 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报

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  • DDR2控制器,verilog源码
    利用verilog编写的ddr2控制器,实现了ddr2的读写功能,在xilinx vietex5上得以实现,实现了成像算法中的数据转置,啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊啊
    2022-05-16 19:11:59下载
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  • sin_wave
    在vivado开发环境下,调用ram IP,实现可调频的正弦波信号发生器。(vivado IP signal generator)
    2020-09-21 23:27:52下载
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  • 基于verilog的LZS压缩和解压算法
    基于verilog的LZS压缩和解压算法,压缩比1;2 。里面带有C原言的代码。已经通过验证!(Verilog based LZS compression and decompression algorithm, compression ratio 1; 2. It has the C code in it. It has been verified!)
    2018-07-23 10:35:55下载
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  • i2c代码(简单读写1字节数据)
    i2c代码 可以从eeprom中写入并读出一字节数据  并用led显示   已调试成功
    2022-05-28 11:05:56下载
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  • MATLAB产生单脉冲信号的数据 exp_rom
    说明:  通过MATLAB产生单脉冲信号的数据,存储下来作为verilog代码实现的DDS的数据源,用于验证DA数据的ddio的调试是否有问题。(The data of monopulse signal generated by MATLAB is stored as the data source of DDS implemented by Verilog code to verify whether the ddio debugging of DA data is problematic.)
    2020-06-23 04:40:02下载
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  • TEXTIO_Import_txt_Matlab
    将FPGA设计仿真结果数据写入到txt记事本中,然后通过Matlab读取txt中的数据并显示图像(write the FPGA simulation result data into textbook,and read these data from textbook and display image in Matlab)
    2012-12-28 13:42:57下载
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  • axi_lite_user
    axi_lite_user官方样例,精简功能,适用于zynq系列axi总线(Axi_lite_user official sample, streamline function, apply to zynq series Axi bus)
    2017-07-24 16:43:22下载
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  • ov7670数据读取
    一个利用nios配置好ov7670和lcd以后,然后在用verilog读取ov7670里的数据直接送到tft上显示,
    2022-02-03 19:49:15下载
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  • SPI_test
    用FPGA于32进行SPI单向通信,FPGA向32放松发送数据(One-way SPI communication is carried out in 32 with FPGA, and data is sent to 32 with ease by FPGA.)
    2020-06-18 10:40:02下载
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  • 1位ADPCM编解码器::概述
    音频编码(ADPCM位) ;
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