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该文件用在CPLD上的,和C语言很接近,5位的计数器一个。
该文件用在CPLD上的,和C语言很接近,5位的计数器一个。-the documents on the CPLD, and the C language is close to that of the five counters one.
- 2023-04-25 23:35:03下载
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vhdl描述的显示代码 maxplus2开发环境
vhdl描述的显示代码 maxplus2开发环境-VHDL description of the display code development environment maxplus2
- 2022-07-25 04:14:57下载
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help_lib
1.JESD204B协议
2.Xilinx的JESD204B phy 核手册
3.Xilinx的JESD204B rx_tx 核手册7.1
4.Xilinx的JESD204B rx_tx 核手册7.2
5.verilog实现串口发送(1.JESD204B protocol
2.Xilinx JESD204B PHY core manual
3.Xilinx JESD204B rx_tx core manual 7.1
4.Xilinx JESD204B rx_tx core manual 7.2
5.verilog to achieve serial transmission)
- 2017-11-15 16:09:22下载
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三角波的产生
这是源代码,该代码为三角波的一代,在 VHDL 写。欢迎下载。谢谢你的支持。
- 2022-08-03 08:08:41下载
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dct idct 编码
输入的8X8图像数据块包括在范围从0到255的整数。在DCT计算的平均值减去128从输入数据中最小的输入数据块的冗余。核心可以计算输入数据的范围128到127以及–。然后,平均值128不减。在DCT的计算,数据可以减少到重要的信息集中到少数的DCT结果,留下剩余的系数等于零。这意味着图像的能量集中 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
- 2022-03-15 14:09:44下载
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速率发生器
应用背景通用模块,以产生可重构的源时钟频率的传输速率。该模块可用于UART,自定义串口协议等。提供一个时钟发生器模块产生可选 ;-波特利率和;——时钟源(可选择分因素) ;还产生接收 ;——时钟的16倍,8倍,倍,倍的传输波特率 ;关键技术UART,VHDL,FPGA,CPLD programmanle逻辑器件。设备无关的代码
- 2023-01-24 03:05:04下载
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sync_bitops
Set a bit and return its old value.
- 2015-06-23 14:22:31下载
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xilinx of ddr sdram controller documentation
xilinx的ddr sdram控制器文档-xilinx of ddr sdram controller documentation
- 2023-04-17 06:40:03下载
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spi_interface
spi通用串行总线,4线控制,可读写操作(SPI universal serial bus, 4-wire control, readable and writable operation)
- 2019-04-29 12:37:55下载
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Foundry-Flash-Verilog-code
几大代工厂的flash verilog源代码(flash verilog code)
- 2021-03-09 15:29:28下载
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