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shuzijishiqi
基于VHDL的数字计时器，手动可控正计时和倒计时(含复位键和使能键)(VHDL-based digital timer and countdown timer being controlled manually (with the reset button and enable key))
- 2016-12-05 19:57:07下载
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Altera FPGA配置AD5300 Verilog代码
Altera FPGA 利用SPI口配置外部DACAD5300的Verilog代码，代码经调试后运行稳定。友情提示，由于本人水平有限，代码不可避免存在问题，敬请谅解
- 2022-09-05 02:50:03下载
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256M_sdram_OK
改自特权同学verilog语言写sdram测试程序；支持256M内存(verilog sdram )
- 2013-12-23 16:15:43下载
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auk_sdsdi
说明： 用于FPGA设计的代码（Verilog代码），在FPGA设计中的高速串并转换，时钟提取，对齐处理等功能(for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on)
- 2020-11-11 12:39:44下载
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7×7交叉使用Verilog
这是Verilog代码使用Verilog实现交叉。
- 2022-10-06 06:25:03下载
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my_test_rw_pack9
基于Verilog HDL的SDRAM控制器。
实验条件：
工具：Quartus II 6.0 ,SignalTap II
FPGA：Altera Cyclone EP1C12Q240C8N
SDRAM：HY57V283220T-6(SDRAM controller based on Verilog HDL.
Experimental conditions:
Tools: Quartus II 6.0, SignalTap II
FPGA: Altera Cyclone EP1C12Q240C8N
SDRAM: HY57V283220T-6)
- 2013-01-31 11:13:26下载
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chuankou
一个用 verilog 实现的对FPGA串口进行控制的，串口控制器源代码(A serial port of FPGA is controlled by verilog. The source code of serial port controller)
- 2018-12-25 17:00:10下载
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recarry
fir filter 程序
老师上课留的作业，在这里跟大家分享一下，希望能有所帮助(fir filter procedures teacher in the class to stay the operation here to share with you, hope can be helped)
- 2006-10-11 19:34:43下载
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m60
使用verilog实现模六十计数即0-1-2-3-4-5-.......-59-0-1-2的功能。(Use Verilog to realize the function of the mode sixty count, 0-1-2-3-4-5-....-59-0-1-2.)
- 2018-02-10 14:13:27下载
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精简的UART232 FPGA代码
FPGA verilog 的RS232代码，
RS232是常用的PC与下位机通信的协议，而FPGA属于可编程器件，在目前的深度学习，机器视觉等领域应用前景十分良好，
RS232对于新手FPGA有良好的借鉴作用
- 2022-02-03 11:16:55下载
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