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fifo16_16
异步的fifo,写时钟和读时钟相互独立，能够对数据进行缓存处理。希望对大家有用(Asynchronous fifo, write clock and the read clock independent of each other, capable of processing the data cache. I hope useful)
- 2020-10-26 10:49:59下载
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CC
说明： 802.16d 的卷积编码和解码的VHDL实现(802.16d cc encoding and decoding,writing in VHDL)
- 2015-05-14 23:05:54下载
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sp6ex5
xilinx SP6系列的3-8译码器实现(Implementation of Xilinx SP6 Series 3-8 Decoder)
- 2020-06-22 21:40:01下载
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led_prj
spartan 3E和verilog HDL的初学者极好的教材，本程序可直接下载到spartan实验板上运行。(Spartan 3E and Verilog HDL beginners excellent materials, the program can be downloaded directly to the spartan experimental board run.)
- 2013-04-17 13:35:42下载
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Verilog 汽车尾灯
汽车尾灯控制 能够实现 直行 左转 右转 左转刹车 右转刹车 直行刹车 故障等情况下的车灯控制
汽车尾灯控制 能够实现 直行 左转 右转 左转刹车 右转刹车 直行刹车 故障等情况下的车灯控制
- 2022-05-17 08:27:12下载
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8_1
一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, left shift, and right shift function. Shift register circuit port is: Asynchronous Clear input port rst, input clock CLK, set the number to determine the input port load, shift type to determine the input port m, data input port data[7:0], output port q[7:0]. The sequence detector circuit port is: Asynchronous Clear input port rst, input clock CLK, serial data input port D, output flag port s.)
- 2020-12-17 08:29:12下载
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SPI
design and implement a digital system on the Altera NIOS board which will read an analogue input using MicroChip’s SPI MCP3202 12-Bit A/D converter. The 8 most significant bits of the converted data will be displayed on two seven segments of the NIOS development board. The sampling frequency is 20kHZ. Use a potentiometer.(design and implement a digital system on the Altera NIOS board which will read an analogue input using MicroChip' s SPI MCP3202 12-Bit A/D converter. The 8 most significant bits of the converted data will be displayed on two seven segments of the NIOS development board . The sampling frequency is 20kHZ. Use a potentiometer.)
- 2010-08-17 19:16:12下载
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tb_modular
Matlab to hdl code for Least_square testbench
- 2020-06-17 12:20:02下载
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利用程序实现ADC_TLC549采样
本系统利用AD芯片TLC549进行AD采样并在数码管上显示TLC549AD采样程序 在数码管上显示 我们的TLC549AD是独立的模块，没有直接和FPGA链接。所以我们在使用时，要用杜邦线链接起来。视频教程适合我们21EDA电子的所有学习板
- 2022-08-16 16:10:23下载
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指令Cache的verilog代码
16位cpu的icache verilog实现代码，每行4个字，并且通过字节寻址，映射方式为直接映射，使用查表法。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。。
- 2022-11-02 18:00:03下载
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