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fpga emif verilog

于 2022-02-21 发布 文件大小:4.09 kB
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代码说明:

接口模块,通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块,每个功能模块具有一个 带FIFO的输出口和13个独立的可由DSP读写的寄存器,寄存器功能可自定义。模块还包含两个全局寄存器, 可实现全局复位,中断等功能。该

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    zybo1_FPGA_Design_Flow_using_Vivado,基于zybo实现加法器功能,zybo简单例程。
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  • Divider-vhdl
    This is a divider, which is depicted as well. It is a programming language Vhdl.
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  • tb_modular
    说明:  Matlab to hdl code for Least_square testbench
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  • tsobbellh
    这是我本人自己开发的可用于256*256大小的图像进行sobel边缘检测的vhd文件,可在QuartusII或MaxplisII下综合与与仿真,并在FPGA上测试过。能进行修改支持其他大小图像的sobeel边缘检测,同时还能实现其它的图像模块化处理算法,例如高斯滤波,平滑等。 (This is my own development vhd file, can be used for 256* 256 size image sobel edge detection under QuartusII or MaxplisII synthesis and with simulation, and tested on FPGA. Can be modified to support other sobeel size image edge detection, while still achieving other image the modular processing algorithms, such as Gaussian filtering and smoothing.)
    2012-08-23 22:17:19下载
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