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wp_max_flash
FPGA中FLASH配置控制源码,VHDL和Verilog(FPGA source code in the FLASH configuration control, VHDL and Verilog)
- 2007-12-11 15:57:15下载
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Raster_Requ_Ctrl
电路四倍频算法，具有去毛刺，整形功能，方向及计数(Circuit quadruple frequency algorithm, with deburring, shaping function)
- 2020-06-20 01:00:02下载
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PAL_VGA
基于FPGA的PAL_VGA转换器的实现.pdf(FPGA-based PAL_VGA converter implementation)
- 2009-03-17 14:13:36下载
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yuandaima
以GPS为时间基准，实现多传感器器数据同步采集，整合信息后发送 VERILOG语言编写 QUARTUS II环境(GPS-time basis, synchronized multi-sensor data acquisition, integration of information after sending VERILOG language environment QUARTUS II)
- 2014-10-12 19:15:45下载
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第六部分 锁相环PLL例程
PLL，即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率，相位的时钟信号。所以，一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中，时钟系统的FPGA高速的设计极其重要，一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。
本实验将通过使用PLL, 输出一个方波到开发板上的SMA接口来给大家演示在ISE软件里使用PLL的方法。
- 2022-12-02 02:20:03下载
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squareLoop
利用平方环法提取同步载波的FPGA实现的仿真(FPGA implementation of synchronous carrier extraction using square loop method)
- 2021-01-11 17:18:49下载
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FPGA verilog代码
说明： 数电实验FPGA verilog代码，包括秒表、全加器、半加器等。(FPGA Verilog code for digital experiment)
- 2020-04-29 11:16:05下载
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树枝毛茸茸的乘数
它是一种算法，它是用来在超大规模集成电路的乘法2
- 2022-04-14 10:10:49下载
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4bit-adder_verilog
4位全加法器的modelsim工程带testbench(Four full-adder modelsim project with testbench)
- 2020-08-16 16:38:25下载
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一种有限域中积累的高效实现
有限域积累是在有限域运算的最简单和最遇到的行动。蓄能器领域有限使用 T 触发器位级别和数字级串行/并行
乘法器的结构在GF （2 米） 是利用导出既作为一般多项式以及三项多项式和实施。这一有限领域
乘数是以后在 FPGA 上实现。在这减少的地区时间复杂度和关键路径执行。元素表示，他们转换基础还集中。
提出了结构数字级串行/并行乘法器 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-03-15 14:47:32下载
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