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雷达 相参积累
给出了脉冲多普勒雷达相参积累的vhdl程序，可作为参考。主要的是设计思想，看之前得掌握相参积累的原理
- 2022-04-25 09:45:07下载
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clz
说明： 对于一串二进制数前置零的计数的Verilog程序(For a string of binary zero count Verilog pre-procedure)
- 2021-03-31 21:29:08下载
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reg_counter
时钟输入：在每个时钟的正沿或负沿对数据进行处理 联合开发网 - pudn.com
- 2008-05-29 19:47:35下载
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goertzel
goertzel stuff. contains matlab files and different explanations of how it is used for DTMF decoding.
- 2009-10-15 23:03:55下载
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half_band
半带滤波器verilog源代码，主要用于采样率变换系统中，采用乘法积累加器，很好的例子，供大家参考(Half band filter verilog code, mainly for the sampling rate conversion system, use the multiplication accumulation adder, a good example, for your reference)
- 2020-12-23 10:59:07下载
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一个有效的高吞吐量的FPGA的AES实现多千兆位协议
应用背景在本文中，我们提出了一种高效的非流水线式AES-128实现高实施吞吐量，以便它可以使用在千兆协议。我们实现我们的AES-128加密设计在Xilinx Virtex-7 FPGA解密了4.86 Gbps的5.30/ ECB模式和5.23/4.84吞吐量在CBC模式Gbps。关键技术由于高吞吐量的要求加密信道的体系结构，一种高效的实施硬件是必要的。这可以实现通过使用高端可重构智能利用平台。实现令人信服的高吞吐量，一高效的非流水线式的先进实现数据加密标准（AES）和密钥长度为128比特，用于千兆位现场可编程门阵列（FPGA）协议提出。
- 2022-11-26 08:05:03下载
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my_test_rw_pack9
基于Verilog HDL的SDRAM控制器。
实验条件：
工具：Quartus II 6.0 ,SignalTap II
FPGA：Altera Cyclone EP1C12Q240C8N
SDRAM：HY57V283220T-6(SDRAM controller based on Verilog HDL.
Experimental conditions:
Tools: Quartus II 6.0, SignalTap II
FPGA: Altera Cyclone EP1C12Q240C8N
SDRAM: HY57V283220T-6)
- 2013-01-31 11:13:26下载
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TLC2543
使用Verilog实现的AD采样，很有用的！(Implemented using Verilog AD sampling, very useful!)
- 2020-11-18 15:59:39下载
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usb 和VGA接口，VHD语言编写，工程文件，可以直接用ISE打开
usb 和VGA接口FPGA程序，主控芯片为xilinx公司的SP3e系列的500E芯片，VHD语言编写，工程文件，可以直接用ISE打开
- 2022-02-11 16:58:36下载
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本程序使用vhdl编写的jtag接口实现程序,其中有些功能未能实现,希望有人能够帮忙完善!
本程序使用vhdl编写的jtag接口实现程序,其中有些功能未能实现,希望有人能够帮忙完善!-vhdl the procedures used to prepare the jtag interface procedures, which some of them did not materialize, hope someone can help perfect!
- 2022-03-01 07:15:01下载
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