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关于寄存器重命名register reallocation,VHDL
关于寄存器重命名register reallocation,VHDL-Register on rename register reallocation, VHDL
- 2022-02-09 20:31:31下载
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VHDL的循环冗余校验发生器和接收器
VHDL cyclic redundancy check generator und receiver
- 2022-01-23 11:24:26下载
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DE2 FPGA盒
FPGA KIT DE2-35
This project outputs a selected voltaje using VGA DAC, the DAC module is controlled using LCD display and buttons.
- 2022-12-31 09:25:04下载
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MODELSIM的实验程序，在QUARTUSii中调用MODELSIM，实现仿真
MODELSIM的实验程序，在QUARTUSii中调用MODELSIM，实现仿真-ModelSim Experimental procedures QUARTUSii call MODELSIM, realize Simulation
- 2022-04-13 16:01:45下载
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dwt
基于 verilog的卷积运算代码，应用于离散小波分析。(verilog conv)
- 2012-04-26 22:09:52下载
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WCDMA_DPD
WCDMA数字直放站中数字预失真研究及其FPGA实现(WCDMA Digital Repeater digital pre-distortion and its FPGA implementation)
- 2011-10-16 19:24:50下载
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Tuart_tx_rxh
该工程用verilog编写，已通过串口调试助手调试通过，接收模块采采用8倍波特率采样数据，有较好的滤波功能，在PC上完成自发自收功能。
(The project is written in verilog debugging through serial debugging assistant, adopted 8 times the baud rate sampling data receiver module, better filtering done on the PC spontaneous self-closing function.)
- 2012-08-26 10:39:49下载
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full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合...
full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合-full adder design code, verilog language to describe, through the ModelSim simulation, quartus integrated
- 2022-06-30 03:26:15下载
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HDB3-VHDL-code
HDB3的VHDL语言描述，注释在文件内(HDB3 source code in VHDL)
- 2020-12-01 20:19:27下载
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serial_adder
串行加法器的vhdl描述，用两个移位寄存器和一个全加器，一个d触发器实现(The VHDL description of the serial adder, with two shift registers and a full adder, a D trigger)
- 2020-11-10 21:19:46下载
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