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CycloneII_NiosII_2C35_Rev02_DB_SCH
说明： nios开发板电路图CycloneII_NiosII_2C35_Rev02_DB_SCH.zip(nios development board circuit CycloneII_NiosII_2C35_Rev02_DB_SCH.zip)
- 2010-03-28 20:50:27下载
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ANALYSIS-OF-ALL-GATES
ANALYSIS OF ALL GATESS
- 2013-11-12 13:33:55下载
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vga显示代码,里面有ise工程文件,是直接调过去的,大家下载下来吧...
vga显示代码,里面有ise工程文件,是直接调过去的,大家下载下来吧-vga display code, which has ise project file is transferred directly past, everyone download it
- 2022-11-14 00:10:04下载
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phase
设计了一基于现场可编程门阵列（FPGA）的低频数字式相位测量仪。该测量仪包括数字式移相信号发生器和相位测量仪两部分，分别完成移相信号的发生及其频率、相位差的预置及数字显示、发生信号的移相以及移相后信号相位差和频率的测量与显示几个功能。其中数字式移相信号发生器可以产生预置频率的正弦信号，也可产生预置相位差的两路同频正弦信号，并能显示预置频率或相位差值；相位测量仪能测量移相信号的频率、相位差的测量和显示。两个部分均采用基于FPGA的数字技术实现，使得该系统具有抗干扰能力强,
可靠性好等优点。()
- 2008-05-10 14:51:06下载
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1024point-fft--using-verilog-hdl
1024点快速傅里叶变换，使用verilog hdl硬件描述语言(1024point FFT，using verilog hdl)
- 2013-03-09 10:54:42下载
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VHDL_count 从 0 到 9 4 7 段 LED 显示器 (đếm 0 đến 9 hiển 施耐 4 带领 7 đoạn)
VHDL_count 从 0 到 9 4 7 段 LED 显示器 (đếm 0 đến 9 hiển 施耐 4 带领 7 đoạn)
- 2022-01-20 23:11:51下载
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数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端...
数控分频器设计:对于一个加法计数器，装载不同的计数初始值时，会有不同频率的溢出输出信号。计数器溢出时，输出‘1’电平，同时溢出时的‘1’电平反馈给计数器的输入端作为装载信号；否则输出‘0’电平。
-NC divider design : an adder counter, loading the initial count value, have different frequency output signal of the overflow. Counter overflow, the output"1 "Level, Overflow at the same time the"1 "level feedback to the counter input signal as loading; Otherwise output"0 "level.
- 2022-04-28 17:05:55下载
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一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合...
一种新的FIFO实现方法,verilog描述，通过modelsim 6.0 仿真，Quartue综合-FIFO realize a new method, verilog description, modelsim 6.0 through simulation, Quartue integrated
- 2023-01-18 15:40:03下载
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matlabfile
many matlab code with Fftseq ,uniform to gauss
AM DSB FM modulation
- 2009-12-20 14:06:57下载
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FPGA_Cordic_Atan_A
串行流水线格式:使用COrdic 算法计算反正切:向量模式下求角度 16bit :数据全部补码格式 (Serial line format: Use COrdic algorithm arctangent: seeking angle vector mode 16bit: full complement data format)
- 2014-10-13 20:55:52下载
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