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ahb slave code
它支持ahb接口它是一个内存模型，当传输完成时给出正常响应，当发现地址超出范围时给出错误响应
- 2022-03-07 13:35:13下载
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基于verilog的LU分解LUdecompose
基于verilog的LU分解,本文件包括详细的程序代码，运行文件，以及详细的文档(LU decompose based on verilog)
- 2020-07-07 12:58:57下载
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Timing1111_Symcronization
使用Verilog编写的时间同步模块，解决位同步问题，ISE12.2下编译通过(Time synchronization module written in Verilog, bit synchronization issues under ISE12.2 compiled by)
- 2021-05-07 14:28:36下载
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arinc429转232接口协议
资源描述arinc429与232接口协议之间的数据传输代码
- 2022-06-28 17:56:18下载
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8路彩灯变换
实现1:8路彩灯同时亮灭；2：8路彩灯从左到右逐次亮灭；3:8路彩灯间隔亮灭；4：高电平清零5：包含分频
- 2022-01-25 21:17:22下载
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PIP
基于FPGA的画中画处理PDF技术文档，采用SD卡里图片读出来做为底图，然后再图上叠加另外一个图片或者视频(Based on the FPGA picture in picture processing PDF technical documentation
)
- 2014-07-10 17:56:04下载
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速率发生器
这个程序是用来划分时钟，实现9600个传输速率的。该代码是在10兆赫的时钟频率运行。它计算特定的传输速率所需的比特数；
- 2022-08-22 03:09:34下载
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3g-sdi
3g-sdi驱动器，用于全高清视频FPGA解决方案(3g-sdi driver)
- 2013-08-06 21:59:37下载
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华为FPGA设计全套
华为fpga设计全套,经典入门教程，华为fpga设计全套，(verilog,HUAWEI FPGA design complete set)
- 2020-12-20 15:49:09下载
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chuankou
本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
- 2020-06-24 01:40:02下载
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