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rscode
R S编 解 码 实 现 代 码
verilog语言(RS CODE AND ENCODE)
- 2013-05-19 16:19:55下载
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同步 FIFO 设计 Verilog 代码
同步 FIFO 的 Verilog 设计代码。核查 Env 可以围绕它 SV 或 UVM。数据宽度是 8 位和 FIFO 深度是 2 ^3 = 8
- 2022-05-19 19:07:55下载
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WorkSpace
计算三平动并联机构工作空间，自己编的，测试可以用(Calculation of three translation parallel mechanism)
- 2021-04-17 18:08:52下载
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说明： 4位数码扫描显示电路,我们控制一个七段LED需要8个输出端口；如果要输出四位十进制数，就需要32的输出端口，这将占用大量的端口资源。采用串行扫描显示，我们只需要8+4共12个端口即可。其原理是：用一个四位的输出端控制，某一时刻只选中其中的一个LED（输出为‘1’表示选中），八位的输出端将该LED所需要显示的值输出；然后四位的输出端值改变，选中下一个LED。这样依次类推。如果选择的频率很快，达到50Hz以上，由于人眼的视觉暂留效应，看起来就像4个LED同时显示。
设计一个程序，输入四个一位十进制数，用4个LED显示出来。CLK采用频率可调信号发生器，逐渐改变频率，观察扫描频率的改变对输出效果的影响。
输入：连续脉冲，逻辑开关；输出：七段LED。
(4 digital scanning display circuit, we need to control a seven-segment LED output port 8 If you want to output four decimal numbers, you need the output port 32, which will take up a lot of ports. Serial scans showed, we need only 8 of 12 ports can be+4. The principle is: the output of four with a control, a time to select only one LED (output 1 is selected), 8 output of the LED by the need to show the value of the output then The output value of the four changes, select the next LED. This and so on. If you select the frequency rapidly, reaching more than 50Hz, as the human eye s persistence of vision effect, looks like a 4 LED display simultaneously.
Design a program, enter a decimal number four, with four LED display. CLK signal generator with adjustable frequency, gradually changing the frequency of observed changes in scan frequency effect on the output.
Input: Continuous pulse, logic switches output: seven-segment LED.)
- 2010-06-21 22:07:59下载
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用verilog语言实现基于DDS技术的余弦信号发生器，其输出位宽为16比特(Verilog language cosine signal generator based on DDS technology, the output bit width is 16 bits)
- 2013-04-18 22:58:05下载
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基于ISE的verilog代码以控制led
此程序用于LED跑马灯，是面向于Core3s250e的XILINX的程序，采用ISE 14.6编写，可以直接下载到3s250e中，经过下载可用。对于verilog初学者非常有益，希望可以共同学习。
- 2022-06-16 07:02:02下载
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直方图均衡化fpga实现
在fpga上实时实现图像的直方图均衡化，有效利用fpga芯片的片内资源，不需要添加片外的存储芯片。本代码是基于ycbcr处理的，其实只对亮度分量进行直方图均衡化，之后同步cb，cr颜色分量，避免偏色问题！代码接口为y,cb,cr,以及行场信号，hs,vs,de.最终的处理效果可以达到在pc机上的效果，但是比pc块很多，几乎可以实时完成处理
- 2023-06-23 11:20:03下载
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Memory Slave
&此程序用于读取和写入计算机内存。内存从机使用verilog编程语言。它可以通过ISE Design Suite 14.2（Xilinx）运行
- 2022-03-21 02:40:44下载
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核心发电机与设计实现
本实验室练习的目的是为了了解有关生成内核的项目和实施上斯巴达 2 设计的概念或斯巴达 3 板.Xilinx 是可编程逻辑市场中的最大供应商。其 Fpga 在世界使用最广泛。目前其 Fpga 主要分为 3 家庭 ︰ 容量 7(most powerful)，Kintex-7(mid-range) & Artix-7(least powerful)，7 代表当前一代。起初，有只有两个，高功率 （容量系列） 和高容量 （斯巴达系列）。斯巴达 3 已经做过的最广泛使用 FPGA 之一，目前很多教育机构使用它向学生传授数字逻辑设计。
- 2022-10-16 04:15:03下载
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ECHO_DE2
Very good info. for RS-232 echo VHDL code .
- 2008-05-31 00:41:53下载
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