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class16_pll
说明： FPGA实现PLL锁相环，输出不同频率的时钟控制信号。(FPGA realizes PLL and outputs clock control signals of different frequencies.)
- 2021-03-19 17:19:19下载
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24_Timer
使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
- 2021-04-27 21:38:44下载
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clock for spartan 3 evaluatoin board
clock for spartan 3 evaluatoin board
- 2022-02-28 19:30:52下载
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Golden Week Ligong Verilog HDL reference guide, learning VerriLog things.
周立功Verilog HDL黄金参考指南，学习VerriLog的东西。-Golden Week Ligong Verilog HDL reference guide, learning VerriLog things.
- 2022-04-28 19:53:04下载
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说明： 一个完整的雷达系统仿真MATLAB程序，非常具有参考价值(A complete radar system simulation MATLAB programs have great reference value)
- 2010-08-27 22:32:03下载
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aetgdffh tghj tjfgj FDG VBN T
4weimimasuo 可运行 可仿真 -aetgdffh tghj tjfgj fdg vbn t
- 2022-08-16 19:53:03下载
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Subway_VHDL
模拟地铁自动售票机选票、付款、取票、找零等功能，包含软件仿真和硬件响应，可供仿真测试和FPGA验证。(Analog subway ticket vending machine ballots, payment, tickets, give change and other features, including software simulation and hardware response for simulation and FPGA verification test.)
- 2016-03-14 10:44:14下载
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14_SDRAM
说明： 高速流水的SDRAM控制器，最高速度可达速度在200M左右(high speed SDRAM controller)
- 2019-06-17 18:43:54下载
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performance with rayleigh
matlab bpsk with rayleigh performance expirement
- 2020-06-24 21:40:01下载
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VHDL描述的时钟分频电路，用途广
VHDL描述的时钟分频电路，用途广-VHDL description of the clock divider circuit, uses widely ...
- 2022-03-10 15:35:57下载
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