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Verilog实现的gardner算法
Verilog实现的定时同步gardner算法，工程中包括整个定时环路的Verilog实现。主要模块包括：内插滤波器，定时误差检测器，环路滤波器和数字振荡控制器。同步是通信系统中的一个非常重要的内容，由于收、发端不在一起，要使它们能步调一致地协调工作，必须通过同步系统来保证。同步系统工作性能的好坏，很大程度上决定了通信系统的质量。
- 2022-08-26 01:04:55下载
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74HC161
74ls161 基于verilog语言的实现 源程序在压缩包的hdl文件夹中(74ls161 language based on the realization of verilog source package in compressed folder hdl)
- 2020-07-01 17:00:01下载
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verilog 典型电路设计包含各种常用电路的源码和详细的解释，适合新手使用(Verilog typical circuit design includes a variety of commonly used circuit source code and detailed explanations, suitable for beginners to use
)
- 2014-03-19 10:48:41下载
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S03_基于ZYNQ的DMA与VDMA的应用开发
说明： VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)
- 2020-06-17 11:40:02下载
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CPU-
五级流水线CPU实现（带Hazard），还没来得及实现Cache求高人指教(pipeline CPU with Hazard)
- 2020-12-03 12:59:24下载
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sdram_module3
能够实现16位的SDRAM的读写，没有仿真文件，只有SDRAM读写的源代码，用Verilog编写(can complete read or write sdram， only include Verilog code and no simulation files)
- 2013-11-25 12:43:11下载
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FPGA驱动LCD1602代码
这个是我自己写的LCD1602的代码，经过测试可以再LCD1602上正常运行，由于自己的板子是4线制的，所以通过4线制来通信，对于知道8线数据位编程的同学，不妨试试4线数据位怎么编写
- 2022-03-02 16:10:30下载
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FFT_verilog
verilog 实现的FFT 流水线操作，速度能达到200M(verilog pipelining the FFT implementation, the speed can reach 200M)
- 2021-03-23 09:29:15下载
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以太网 1000
在PVI接收16位并行数字流（视频），其次是一个时钟信号（英尺= 29兆赫），小写字母
- 2022-07-21 00:39:52下载
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ofdm_system_implementation_by_verilog
它是利用FPGA实现OFDM系统的整体设计，包括两部分，一部分是发射机，另一部分是接收机。
- 2022-07-05 07:37:23下载
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