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eDP
eDP接口TFT-LCD显示驱动原码（verilog+c）(eDP Interface TFT-LCD display driver source code (verilog+c))
- 2020-10-17 09:17:27下载
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VHDL 加法器
这个程序是 用于两个浮点数字加法器使用 VHDL 语言。
- 2022-02-06 15:47:18下载
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基于交叉开关的路由器
路由器是Noc的重要组成部分。本文实现了一个简单的Noc路由器。该路由器的主要单元包括FIFO缓冲区、路由单元、控制单元、交叉开关和仲裁单元。在这种情况下，使用XY路由算法。这里没有使用流量控制机制。仲裁器的输出决定了纵横开关的选择线。这里5到1个mux构成一个纵横制交换机。有5个仲裁单位。存在5个路由逻辑单元。每个端口都有自己的路由单元。路由单元的输出包括本地、北、南、东和西。ie输出是一个5位向量。此输出的第0位表示本地端口，第1位表示北，第2位表示南等。对于本地仲裁器输入，是所有t的第0位
- 2023-03-10 19:25:03下载
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1024-point-FFT-in-verilog.pdf
1024 点得快速傅里叶变换算法 FPGA in verilog(1024 point FFT on a FPGA written in verilog)
- 2014-03-26 22:56:23下载
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MapCG
cpu与GPU协同计算一个同时支持GPU与CPU的MapReduce框架实现(cpu and GPU collaborative computing)
- 2014-12-04 23:06:54下载
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加法计数器的VHDL工程，程序，仿真图形
加法计数器的VHDL工程，程序，仿真图形-adder jishuqi de VHDL FANGZHEN ,CHENGXU
- 2022-01-25 14:28:29下载
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sinwave
使用verilog hdl语言编程正弦波信号，能仿真出结果(Can use verilog HDL language programming sine wave signal, the simulation results
)
- 2013-09-18 15:27:27下载
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语言和 vhdl 文件
库 ieee ；
使用 ieee.std_logic_1164.all ；
使用 ieee.std_logic_arith.all ；
使用 ieee.std_logic_unsigned.all ；
实体三叶因子 1 是
端口 (
赤 角： 在 std_logic ；
rst: 在 std_logic ；
q1: std_logic 出） ；
结束三叶因子 1 ；
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- 2023-07-03 16:30:03下载
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一个完整的
一种半加器的算法，是基于VHDL软件仿真。请大家下载参考！-A full-adder algorithm is based on the VHDL software emulation. Please download the reference!
- 2022-04-16 00:29:23下载
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VHDL-ELEVATOR-CONTORLLER-DESIGN
VHDL电梯控制器程序设计与仿真，内含原理图和VHDL源码，有助于学习VHFL(VHDL u7535 u68AF u63A7 u5236 u5668 u7A0B u5E8F u8BBE u8BA1 u4E0E u4EFF u771F)
- 2017-05-06 15:35:16下载
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