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出租车的计费系统，通过这个文件可以清楚地了解出租车的计费原理。...
出租车的计费系统，通过这个文件可以清楚地了解出租车的计费原理。-Taxi billing system, the adoption of the document can be a clear understanding of the accounting principle of a taxi.
- 2022-02-04 05:01:32下载
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硬件描述语言
verilog HDL 4×4矩阵键盘驱动程序包括硬件电路图-verilog
- 2022-04-27 04:55:21下载
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FPGA 智能车
智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。
智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。
智能小车的FPGA程序，能实现小车的前进，后退，转弯，使得小车走一个正方形后停止下来，程序采用vhdl硬件描述语言。
- 2022-12-31 15:55:04下载
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DDS now to the use of more extensive relative bandwidth, frequency conversion ti...
DDS在现在运用月来越广泛，在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等方面都远远超过了传统频率合成技术所能达到的水平，为系统提供了优于模拟信号源的性能。利用DDS技术可以很方便地实现多种信号。在FPGA上实现的DDS-DDS now to the use of more extensive relative bandwidth, frequency conversion time, phase continuity, quadrature output, high-resolution and integration, and other aspects far more than the traditional frequency synthesizer technology can achieve the level To provide a superior analog signal source performance. DDS technology can be used very easily to a variety of signal. FPGA Implementation of DDS
- 2022-02-12 02:47:38下载
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RISC
说明： RISC全部源码，包含仿真文件，使用makefile脚本编写，能通过vcs编译(RISC all source code, including simulation files, using makefile script, can be compiled through VCS)
- 2020-04-14 22:10:52下载
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ccd
自己写的一个tcd1209d的时序驱动代码，是用verilog语言编写的，可以借鉴(Of write a tcd1209d of timing-driven code, Verilog language, can learn from)
- 2021-04-08 09:39:00下载
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clock_FPGA_verilog
简易电子钟的设计（verilog HDL）(Simple design of the electronic clock (verilog HDL))
- 2012-11-03 10:35:49下载
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verilog code for counter four
verilog code for counter four
- 2022-01-26 05:32:56下载
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RS_Encode_Decode
RS(255,223)编解码算法。verilogHDL代码实现，在XILINX的芯片上得到验证。不包含任何IP核，方便移植到任何FPGA芯片。(RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.)
- 2016-01-21 12:07:34下载
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verilog program for iic bus design. the pakege includes iic protocl master progr...
Verilog数字系统设计教程【夏宇闻】原书第十章：IIC总线接口模块设计代码包-verilog program for iic bus design. the pakege includes iic protocl master program and behavel slavle program, even includes testbench and data bat files.
- 2022-01-31 13:13:45下载
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