多阈值CMOStransistors是非常手术滴备用泄漏功率duringwhenIC为较长时间内不活动最近-多thershod电源-VHDL - IMDN开发者社群-imdn.cn" /> 多阈值CMOStransistors是非常手术滴备用泄漏功率duringwhenIC为较长时间内不活动。最近，功率gatingscheme提出了维护多个关闭电源模式和减小电极电源甚至短的不活跃时期。但是，这种系统能进行从高灵敏度对工艺参数变化。我们建议新浇注逻辑开关，是容错过程和reducepower在任何数字电路。预计的提案需要很少的金额项目努力和妥协降低功耗较大和较低的面积开销比早些时候的方法。此外，它可以团结生存系统toproposition额外的静态功耗减少方面受益。考试广泛娱乐的成果证明成功的拟议的设计-IMDN开发者社群-imdn.cn"> 多阈值CMOStransistors是非常手术滴备用泄漏功率duringwhenIC为较长时间内不活动。最近，功率gatingscheme提出了维护多个关闭电源模式和减小电极电源甚至短的不活跃时期。但是，这种系统能进行从高灵敏度对工艺参数变化。我们建议新浇注逻辑开关，是容错过程和reducepower在任何数字电路。预计的提案需要很少的金额项目努力和妥协降低功耗较大和较低的面积开销比早些时候的方法。此外，它可以团结生存系统toproposition额外的静态功耗减少方面受益。考试广泛娱乐的成果证明成功的拟议的设计 - IMDN开发者社群-imdn.cn">

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多thershod电源

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静态功耗减少使用多 thershld< 跨度 style="font-size:12.0pt;line-height:115%;font-family:"color:#222222;background:white ；"> 多阈值 CMOStransistors 是非常手术滴备用泄漏功率 duringwhen IC 为较长时间内不活动。最近，功率 gatingscheme 提出了维护多个关闭电源模式和减小电极电源甚至短的不活跃时期。但是，这种系统能进行从高灵敏度对工艺参数变化。我们建议新浇注逻辑开关，是容错过程和 reducepower 在任何数字电路。预计的提案需要很少的金额项目努力和妥协降低功耗较大和较低的面积开销比早些时候的方法。此外，它可以团结生存系统 toproposition 额外的静态功耗减少方面受益。考试广泛娱乐的成果证明成功的拟议的设计

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图像采集、存储控制verilog源代码(Image acquisition, storage, control of Verilog source code)

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mybch1
说明：实现（7,4）BCH码的编码和译码。已知生成矩阵和校验矩阵，通过c=m*G进行编码，译码时利用伴随式译码。s=c*H‘，求得伴随式，对应的错误图样找到错误位置，对错误位置进行更正，得到译码结果。(Coding and decoding of (7,4) BCH Codes)

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dianzhen
如果需要用verilog设计一项比较简单的功能，那么这个浅显易懂的程序能让你很快明白点阵的设计方法，尤其是对那些初学者(If you need to use a relatively simple verilog design features, then this easy to understand design of the program allows you to quickly understand the lattice method, especially for those who are beginners)

2014-01-16 16:13:53下载

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FIFO的VERILOG代码编写可综合的Verilog FIFO存储器(The VERILOG code FIFO write comprehensive Verilog FIFO memory)

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spi-slave通信的vhdl实现及其仿真(VHDL implementation of spi-slave communication)

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test_vhdl
vhdl测试程序，用于初雪者熟悉hdl的具体语法应用。比较简单了。(VHDL test procedure for the First Snow hdl who are familiar with the application of specific syntax. A relatively simple.)

2009-01-09 18:25:34下载

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sim_uart
uart 收发器 verilog 代码，实现自收发功能 sys clk = 25m, baud 9600 停止位1，无校验位；代码实现了串口自收发功能，及把从 PC 收到的内容都发送会 PC, 其他波特率，自行修改代码即可，在 alter 的FPGA 上调试通过； (verilog code uart transceiver to achieve self-transceiver function sys clk = 25m, baud 9600 1 stop bit, no parity code from the transceiver features a serial port, and the contents received from the PC will send the PC, another Potter rate, self-modifying code can, in the alter of the FPGA, debugging through )

2010-10-10 21:49:46下载

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8级cordic 算法verilog (8 cordic algorithm verilog)

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基于单片机与CPLD的等精度频率计，VHDL语言-Based on SCM and CPLD

2022-11-25 20:35:03下载

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