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Vivado框图设计在zedboard示范基本的硬件

于 2022-03-06 发布 文件大小:7.77 kB
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代码说明:

应用背景大多数Zedboard平台创造巨大的项目为示范能力Zedboard。本设计实现了全合成,证明目标Zedboard工作。它集锦GPIO模块和所有的默认命名的单主机双奴隶配置的AXI总线的公约。实例化一块Xilinx互连标准复位块。关键技术新的FPGA的发展发生所有的时间。本设计的基准电流软件Xilinx和Vivado工具自动化。Tcl脚本是不包括在内,用户精通当前工具能够从源中提取数据流。在赛灵思WebPACK创建的项目,而是一个开端的用户可以在伊拉降看信号发送到GPIO块学习互连IP

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  • cfi_ctrl
    CFI控制器顶层模块,32位wishbone总线经典接口,用于简化对CFI flash(如块)的访问解锁、删除和编程。(Top level of CFI controller with 32-bit Wishbone classic interface)
    2020-06-20 17:00:02下载
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  • fir_lms
    基于FPGA的自适应滤波器的实现。采用Verilog编程,2阶滤波器。(FPGA-based realization of the adaptive filter. Using Verilog programming, 2-order filter.)
    2009-04-27 12:06:25下载
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  • 数字频率计
    说明:  设计一简易数字频率计,其基本要求是: 1)测量频率范围0~999999Hz; 2)最大读数999999HZ,闸门信号的采样时间为1s;. 3)被测信号可以是正弦波、三角波和方波; 4)显示方式为6位十进制数显示; 5)具有超过量程报警功能。 5)输入信号最大幅值可扩展。 6)测量误差小于+-0.1%。 7)完成全部设计后,可使用EWB进行仿真,检测试验设计电路的正确性。(The basic requirements of designing a simple digital frequency meter are: 1) The measuring frequency range is 0-999999 Hz. 2) The maximum reading is 999999HZ, and the sampling time of gate signal is 1 s. 3) The measured signal can be sine wave, triangle wave and square wave. 4) The display mode is 6-bit decimal number display. 5) It has alarm function beyond range. 5) The maximum amplitude of input signal can be expanded. 6) The measurement error is less than +0.1%. 7) After completing all the design, EWB can be used to simulate and test the correctness of the circuit.)
    2019-06-20 12:47:51下载
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    本实验将TW2867第一通道输出解复用以后进行BT.656格式的解析,然后将奇偶场合并为一帧存入DDR2,读取的时候使用双线 性插值算法,将原始的720 x576的分辨率放大到800x600,然后在HDMI口输出。
    2022-08-04 03:02:18下载
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  • 闪存控制器的verilog源代码
    附件为三星K9系列flash控制器的verilog代码,已经编译ok且在FPGA开发板上验证通过了,验证环境为quartusii和modelsim联合平台上。关于K9系列flash的datasheet,网友们可以自己到网站上去找。此项目的flash大小为1024*32。
    2022-07-02 01:50:38下载
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  • REMOTE
    orcad schematics for 8051 with rtc and lcd
    2011-12-01 07:11:52下载
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    2018-07-23 10:35:55下载
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