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16位处理器
应用背景创建一个新的Quartus II工程将用于在Altera DE2的电路实现—系列板。这个项目应该包含一个包含适当的输入和输出的顶级模块在Altera板端口。实例化你的处理器在顶层模块。使用开关sw15−0驱动该处理器使用开关SW17驱动运行输入DIN输入端口。同时，利用按键KEY0在时钟resetn和KEY1。将处理器总线导线ledr15−0和连接完成信号以LEDR关键技术该项目可用于8位处理器验证。你可以设计你自己的8位处理器，它通过验证代码。该代码用于verilog平台
- 2022-03-10 15:55:17下载
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scramble
基于VHDL实现加扰器解扰器的设计，与仿真。(VHDL-based scrambler descrambler design and simulation.)
- 2013-01-11 20:15:54下载
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PC
说明： Verilog HDL语言编写的32位程序计数器（PC）完整工程及相应仿真，QuartusII7.2下编译通过可正常使用。(Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.)
- 2012-09-06 09:07:47下载
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tcd1209+AD994的FPGA驱动代码
按照手册驱动线阵CCDTCD1209和AD9945，驱动频率10M，板卡时钟30MHz，经PLL分频后输入驱动，该程序在altera cyclone IVE上验证通过
- 2022-02-10 07:25:35下载
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DAC verilog 的 Termometric 代码
Termometric 代码 DAC 的 14 位到 76 位 Verilog 语言。源 decoder.v 和 decoderTB.v
- 2022-05-05 14:49:09下载
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tdm_latest[1]
TDM，就是时分复用。本程序完成4通道，没通道最多32路64K信号的交换，就是说可以完成32x4个电话信号交换(TDM, is time-division multiplexing. The process is complete 4-channel, no channel up to 64K 32 to exchange signals, that can be done 32x4 telephone signal exchange)
- 2010-07-07 15:28:06下载
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RS232协议Verilog实现
RS232协议的Verilog简单实现，包含发送和接收模块。
- 2023-04-18 18:15:03下载
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PWM
用Verilog实现的脉冲宽度调制程序，在quartus平台上测试成功。(Using Verilog implementation of pulse width modulation, in quartus platform test successfully.)
- 2017-08-09 16:46:13下载
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基于FPGA数字钟
硬件描述语言HDL(Hardware Des—cription Lan— guage)是一种用形式化方法来描述数字电路和系统的语言。目前，电子系统向集成化、大规模和高速度等方向发展。以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展。HDL在这种形势下显示出了巨大的优势。展望将来HDL在硬件设计领域的地位将与c和C++在软件设计领域的地位一样，在大规模数字系统的设计中，它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法，而成为主要的硬件描述工具。
Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一。另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点，但Verilog HDL拥有更悠久的历史、更广泛的设计群体。资源也远比VHDL丰富，且非常容易学习掌握。
本文是以Verilog HDL语言为手段。设计了多功能数字钟。其代码具有良好的可读性和易理解性，源程序经ModelSim SE 10.1a软件仿真。
- 2022-01-25 23:04:15下载
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n_bit_paralleLoadShiftRegJK
n_bit_paralleLoadShiftRegJK
- 2017-11-17 17:27:49下载
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