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AD9361_ZYNQ_PL
说明： ZYNQ FPGA XC7Z035纯verilog配置AD9361 基于VIVADO2016.4工程(ZYNQ FPGA XC7Z035 Pure Verilog Configuration AD9361 Based on VIVADO 2016.4 Project)
- 2021-01-04 12:18:54下载
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classic-examples-of-Verilog
一些verilo的经典实例，非常适合初学者(verilo of the classic examples, for beginners)
- 2011-08-01 09:01:34下载
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基于 FPGA 的红跟踪
的红色检测算法作品通过检查每个像素，因为它通过该模块并决定它是否是红色。rSquared"、"gSquared"和"bSquared"是为了在使用寄存器进行分类和确定当前像素是红色的还是不基于距离公式。
如果确定该像素是红色，它突出显示为红色，并外框的坐标更新，如果它尚未包含此像素。
然而，如果该像素确定不是红色，然后有可能会发生的几宗。第一次的情况下，如果不是红是当前像素是否位于我们的边界框的边界。我们跟踪的当前和以前的外框，和如果当前像素躺在任何一种，该像素分别显示为绿色、 蓝色、 青色和紫色。如果当前像素不是对任何边界框，但在当前的边界框的区域内, 像素显示在其原始颜色。
- 2022-05-31 17:34:29下载
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System Veirlog实现的AHB总线
使用System Veirlog实现的了AHB总线的全部功能，支持SPILI传输，支持RETRY传输，使用固定优先级仲裁机制，并写了两个简单的主从设备验证了总线的功能。Veirlog也可以如此实现
- 2022-05-20 05:43:09下载
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sdram
SDRAM驱动器，自己项目利用的，已经经过实际验证(sdram controller)
- 2010-01-28 14:13:35下载
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说明： led blinking program.................
- 2012-01-12 18:05:09下载
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add(FLP)
一个32位元的浮点数加法器，可将两IEEE 754格式内的值进行相加(A 32-bit floating-point adder can be both within the IEEE 754 format to add value)
- 2021-04-06 18:19:02下载
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rs_encoder
RS编码器的fpga实现，有TESTBench(RS encoder to achieve the fpga, and TESTBench)
- 2009-06-24 11:37:04下载
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dds
基于DDS和SOPC的谐波信号发射器，拥有可调节的频率，阶段和谐波比例的谐波信号发射器由本文所设计。(Based on DDS and SOPC harmonic signal transmitter, with adjustable frequency, phase and harmonic proportion of harmonic signal transmitter designed by this article.)
- 2016-04-26 09:21:50下载
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AXI4_Sim
说明： 实现AXI,AXI-Lite乒乓地址的传输，AXI,AXI-Lite已经封装成内核，可直接修改后使用(Realize the transmission of table tennis address of Axi and Axi Lite. Axi and Axi Lite have been encapsulated into a kernel, which can be directly modified and used)
- 2020-05-31 15:20:16下载
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