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verlog通过FPGA实现数字钟

于 2022-03-14 发布 文件大小:3.89 kB
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代码说明:

verlog通过FPGA实现数字钟,包含时间计数,秒表和闹钟等功能

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • svpwm
    应用在电机上的svpwm代码,Verilog编写,已经测试成功
    2023-01-28 19:35:04下载
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  • ProtelDesignInVHDL
    说明:  Protel中VHDL设计参考,pdf,不错的一本学习VHDL的书(Protel design in VHDL)
    2009-08-21 11:16:24下载
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  • 16*16移位相加乘法器verilog代码
    这是上传的运用移位相加的方法进行16*16的有符号数乘法运算verilog代码实现及测试程序,如果需要测试负数相乘,可以将测试程序中的乘数或被乘数的最高位改为“1”,对于有符号数来说,最高位为1即表示负数。有需要的童鞋可以自行下载哦~
    2022-01-30 12:03:58下载
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  • 除頻器
    altera Quartus Prime 15.1 Standard Edition的 I2C master code. 含除頻器
    2022-04-26 20:55:17下载
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  • volt_mea_disp
    本程序是用verilog 编写的模块,用来在lcd1602上显示用tlc549采样的电压值(This program is written in verilog module, used in lcd1602 display with tlc549 sampled voltage value)
    2013-07-26 00:58:35下载
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  • axi_dma
    在zedboard开发板上采用vivado通过AXI进行DMA数据传输(Using vivado to transfer DMA data through AXI on zedboard development board)
    2020-12-01 20:49:25下载
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  • bujinconrrol
    步进电机定位控制系统,VHDL程序,里面有注释(Stepper motor position control system, VHDL program, there are comments)
    2010-11-27 17:36:34下载
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  • dvb_s2_ldpc_decoder_latest.tar
    LDPC COded OFDM System
    2013-02-09 21:41:33下载
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  • pwm_smg_display
    说明:  用三个按键控制pwm输出 key0控制是选着显示/改变频率或占空比 key1控制增加 key2控制减少 数码管显示频率或占空比 频率单位默认Hz(500-20KHz) 占空比范围(0.1-0.9)(Control PWM output with three keys Key0 controls display/change frequency or duty cycle optionally Key1 controls the increase Key2 controls are reduced Digital tube display frequency or duty ratio Frequency unit default Hz (500-20khz) Duty cycle range (0.1-0.9))
    2020-06-17 15:42:35下载
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  • Verilog语法
    Verilog语法教程,适合初学者,详细(Verilog instruction book)
    2019-05-04 16:07:18下载
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