登录
首页 » Verilog » SD 基于引用 verilog CRC7 计算器

SD 基于引用 verilog CRC7 计算器

于 2023-08-31 发布 文件大小:3.03 MB
0 181
下载积分: 2 下载次数: 1

代码说明:

能为 sd 和 eMMC 参考,基于 verilog 的计算器计算 crc7,你会喜欢它。很好,说的源代码是太瘦了,没问题,但是你能感觉到,代码本身是很好的尽你所能 see.also,包含.exe 程序计算,其中你可以竞争。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • 实战训练21 SDRAM硬件控制
    说明:  SDRAM硬件控制,fpga的verilog语言,适合学习(SDRAM hardware control, Verilog language of FPGA, suitable for learning)
    2020-04-29 11:45:16下载
    积分:1
  • z_max_spwm
    Z源逆变器简单升压模拟仿真。调制方式为SPWM,通过设置三角波幅值和比较电压,即可调节输出电压。(Z-source inverter simple step-up simulation. Modulation mode SPWM, by setting the the triangle amplitude and the comparison voltage to regulate the output voltage.)
    2020-11-02 19:09:53下载
    积分:1
  • VHDLRS232Slave
    本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控 //制器,10个bit是1位起始位,8个数据位,1个结束 //位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步. //程序的工作过程是:串口处于全双工工作状态,按动key1,FPGA向PC发送“21 EDA" //字符串(串口调试工具设成按ASCII码接受方式);PC可随时向FPGA发送0-F的十六进制 //数据,FPGA接受后显示在7段数码管上。 //视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)
    2013-08-22 10:42:06下载
    积分:1
  • 故障时钟检测电路的设计
    采用延时锁相环设计时钟延时电路,然后通过比较时钟信号来判断时钟信号是否发生时毛刺。压缩文件是一个VIVADO2015.1写的工程,包括测试文件,verilog语言编写
    2023-04-02 23:55:03下载
    积分:1
  • 简易报文识别器
    里面有状态机的应用,比如在HEAD那个状态,统计5个0x55d5数,那么 如何知道现在希望是55还是d5呢? 假设head_flag信号,若head_flag=0,希望是55;若是head_flag=1,希望是d5。 4. 初值:0;加
    2022-02-04 11:09:55下载
    积分:1
  • Meyers-Wavelet.txt
    Meyers wavelet. DWT VHDL.
    2011-10-10 22:01:44下载
    积分:1
  • Copy-of-DIGITAL-VLSI-DESIGN
    a manual for design implementation of fpga and ASIC using verilog
    2012-09-04 17:34:58下载
    积分:1
  • DDC_Ver1.0
    数字下变频(DDC)在如今基于软件无线电的架构中对系统的整体性能决定性的影响,代码为基于Matlab的4通道DDC程序,程序中可以根据需要调节滤波器等参数评估DDC的性能对于使用FPGA实现DDC有较大的参考价值(Digital down conversion (DDC) in today' s architecture based on software radio system a decisive impact on the overall performance of the code for the 4-channel DDC Matlab-based program, the program can be adjusted according to filter parameters such as the use of performance assessment FPGA DDC DDC has achieved great reference value)
    2010-08-04 18:33:14下载
    积分:1
  • Verilog
    基于FPGA的16QAM调制解调设计,以及仿真实现(Design of 16QAM Modulation and Demodulation Based on FPGA)
    2021-02-19 16:29:44下载
    积分:1
  • regress-900055
    The Date prototype object is itself a Date object (its [[Class]] is "Date") whose value is NaN.
    2013-12-27 00:29:58下载
    积分:1
  • 696518资源总数
  • 105944会员总数
  • 20今日下载