网站首页

cf_interleaver2

于 2022-03-16 发布文件大小:352.47 kB

 0  112

下载积分: 2 下载次数: 2

我要下载

代码说明：

interleaver即交织器，里面包含有C,VHDL,VRILOG HDL三种语言写的交织器, 包括各种各样的组合达六七十种，描写详尽，是一个难得的学习交织器的材料 -interleaver that interleaver, which contains C, VHDL, VRILOG HDL three languages to write the interleaver, including a variety of combinations to depend species, a detailed description, is a rare study of the materials are intertwined

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

发表评论

0 个回复

HDMI显示输出
关于HDMI显示的程序，实现了HDMI接口的驱动设计，支持SiI9134驱动芯片，采用RGA或YCRCB格式显示，HDMI采用TMDS显示，最大速率可达433MHz。

2022-08-08 07:23:20下载

积分：1
SRAM
进阶实验之SRAM测试，由verilog编写，可直接对sram进行存写(Advanced SRAM test experiments, written by the verilog, can be stored directly on the sram write)

2011-08-18 01:58:56下载

积分：1
FPGA 逻辑分析仪
quartus verilog 逻辑分析仪，检测数字信号（与示波器检测模拟信号对应），vga显示输出。经过本人调试可用。

2022-02-13 05:11:50下载

积分：1
rscode
R S编解码实现代码 verilog语言(RS CODE AND ENCODE)

2013-05-19 16:19:55下载

积分：1
ug835-vivado-tcl-commands
说明： Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看在Vivado上，Tcl已经成为唯一支持的脚本，此文件是vivado是tcl命令的集合。(Vivado is Xilinx's latest FPGA design tool that supports development of FPGAs and Zynq 7000s in the 7 series and beyond. Compared with the previous ISE design suite, Vivado can be said that the new design. No matter from the interface, settings, algorithms, or from the user ideas, are new. Look at Vivado, Tcl has become the only supported script, this file is vivado tcl command collection.)

2020-10-26 22:50:00下载

积分：1
lab4showTAs
4 seg display, button debouncer, and controller for parking meter

2010-11-10 16:17:42下载

积分：1
本代码实现apb总线传输
本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证，代码注释全面，简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证，代码注释全面，简单易懂。本代码可实现apb总线的配置、传输等功能。代码已经经过仿真、验证，代码注释全面，简单易懂。

2022-05-05 19:48:12下载

积分：1
sobel_edge_detect
sobel边缘检测，用于图像处理。实现了该算法在FPGA上的实现代码。(Sobel edge detection for image processing.Implementation of the algorithm to achieve the FPGA code.)

2016-07-17 21:54:26下载

积分：1
8051core-Verilog
用verilog在FPGA内部实现8051内核，超好、超难找的资料！共享出来！(Verilog FPGA internal 8051 core, super, super hard to find! Shared out!)

2020-06-28 22:00:02下载

积分：1
fifoi
基于Xilinx Vertex2的可综合的2048x10位的读写可控制FIFO模块源代码，深度可控(Based on the Xilinx Vertex2 can be integrated 2048x10-bit read and write can control the FIFO module source code, the depth of controllable)

2008-12-19 00:17:51下载

积分：1

696518资源总数
105922会员总数
10今日下载

cf_interleaver2

0 个回复

热门标签

热门下载