-
Coding Style
说明： 良好的Coding Style能减少Bug，减少锁存器出现的可能以及其他隐藏逻辑错误，也有助于减小芯片面积或所用资源(Good Coding Style can reduce Bug, reduce the possibility of latches and other hidden logic errors, and also help to reduce chip area or resources used.)
- 2020-06-17 12:00:01下载
- 积分：1
-
__keyBoard
vhdl编写的4X4键盘扫描程序，可以有效的消除抖动，并且提供蜂鸣器输出。(VHDL prepared 4X4 keyboard scanner, you can effectively eliminate jitter and provide buzzer output.)
- 2007-10-24 09:11:11下载
- 积分：1
-
DE2_115_CAMERA
实现DE2_115开发板上配套的500万像素cmos摄像头捕捉到的画面显示在VGA上(DE2_115 development board supporting 5,000,000 pixels cmos camera to capture the screen display in VGA)
- 2020-07-09 19:08:55下载
- 积分：1
-
dpwm
数字pwm，用于数字电源控制， 双环控制电压补偿器传输函数同单环控制传输
函数结构相同，只是对应系数不同，因此补偿器结构相同，电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到
量化的数字量。电流 ADC 采用流水线 ADC，采样数据经过 4 个时钟周期后得到
量化的数字量。
- 2022-03-25 19:56:57下载
- 积分：1
-
truck_lights
Lights, Car light emulator for turn, stop and emergency
- 2012-11-06 18:27:06下载
- 积分：1
-
sos_module
用FPGA实现sos摩尔密码，即输出电平信号短长短。就是有次序的控制输出莫斯密码的“点”，“画”和“间隔”。而 control_module.v 是一个简单的定时触发器，每一段时间都会使能sos_module.v。(Realized by FPGA sos mole password, the output signal level of short duration. There is a sequence of output control points Moss password, painting and intervals. And control_module.v is a simple timer triggers, each period of time will enable sos_module.v.)
- 2016-09-20 16:26:29下载
- 积分：1
-
CORDIC，求正弦和余弦算法
cordic求正弦和余弦函数，包含三个文件，一个顶层，一个cordic迭代模块，一个频率字输入模块，最后呈现的波形就是正弦和余弦的样式。
cordic算法采用流水线结构，共迭代7次，简单实现了下，仅供参考，未做时序约束。
- 2022-04-02 09:30:34下载
- 积分：1
-
spi_controller
SPI控制器，基于VERILOG描述，分模块设计，共6个模块，时钟产生模块，移位模块，主模块，从模块，定义模块，顶层模块。(SPI controller, based on the VERILOG description, sub-module design, a total of six modules, clock generation module, shift module, main module, from the modules, custom module, top module.)
- 2021-05-13 13:30:02下载
- 积分：1
-
iifftt
说明： verilog实现的fft算法，其中还有ifft算法(FFT algorithm based on Verilog)
- 2020-09-20 00:57:52下载
- 积分：1
-
signal_capture
matlab 程序 伪随机码的捕获,我传的都是这方面的资料！(failed to translate)
- 2013-05-03 12:02:48下载
- 积分：1
