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Uart2Sdram2TFT_median_filter
说明： 使用FPGA实现中值滤波算法，能够使数据直接使用该系统对数据进行中值滤波。(FPGA is used to realize the median filtering algorithm, which can make the data directly use the system for median filtering.)
- 2019-12-30 21:27:58下载
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square_syn
说明： 平方环载波同步法FPGA实现的verilog代码(square loop carrier wave syn)
- 2021-03-04 23:59:32下载
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Noise-cancellation
this contain the source code for noise cancellation ,which can be used in c platform.
- 2012-10-21 23:32:37下载
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FPGA_MVB
此论文想详细阐明了用FPGA做硬件处理，集成SOPC功能实现MVB通讯协议的解决方案，可以运行在alter fpga上面。(This paper expounds in detail the processing to do with FPGA hardware, integrated solutions for SOPC function of the realization of MVB communication protocol, can run in alter FPGA above.)
- 2021-01-03 17:58:56下载
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S03_基于ZYNQ的DMA与VDMA的应用开发
VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)
- 2020-06-17 11:40:02下载
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decode_64_66
自编的64B/66B解码程序，做毕业设计的时候写的。(The decoding process 64B/66B , written when i am in the school。)
- 2020-10-16 10:07:29下载
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chuankou
说明： 本实验为UART回环实例，实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx，以及时钟产生模块clk＿div。uart＿rx将收到的包解析出8位的数据，再传送给 uart_tx发出，形成回环。参考时钟频率为100MHz，波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
- 2020-06-24 01:40:02下载
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capture-using-SCCB-and-FPGA
利用SCCB和FPGA实现视频采集的论文，对相关开发人员具有很强的参考价值！
(FPGA implementation using the SCCB and video collection of the papers, the relevant developer has a strong reference value !
)
- 2013-09-29 15:37:52下载
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ASKMod
ASK调制信号的verilog VHL设计，在ise中实现了ASK信号的调制解调。(ASK modulation signal verilog VHL design, in ise to achieve the ASK signal modulation and demodulation.)
- 2017-04-17 10:46:19下载
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余数数制系统
反向转换器模量集 {2n + 1、 2n、 2n 1} 提出了。中国剩余定理的简化
为了获得一个反向转换器的使用 mod-{2n-1} 操作。这里的显式使用模量的负担将被丢弃。这些反向转换器用来寻找乘法逆的 RNS 价值。为了限制我们使的范围使用中提出的变换器和最好的相当先进的转换器 cyclone2 fpga 基数 8 展位修改 rns 乘法器。当比较其他转换器此体系结构可节省电力、 地区、 延迟和成本降低
- 2022-02-05 02:53:51下载
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