-
4-16.doc
4-16译码器，用VHDL编写的，可以直接下载到可编程逻辑器件中(4-16 decoder, written with VHDL, can be directly downloaded to the programmable logic device)
- 2010-11-24 15:13:14下载
- 积分：1
-
SYSTEMVIEWQPSK
使用 System view 编程 QPSK(use System Programming view QPSK)
- 2021-01-04 21:38:54下载
- 积分：1
-
DDR2_XILINX
xilinx FPGA设计需要的DDR2文件，可以应用于实际设计中(xilinx FPGA design needs DDR2 files that can be applied to the actual design)
- 2014-10-09 09:54:05下载
- 积分：1
-
GUI
1）选择一个语音信号作为分析对象，或录制一段语音信号； 2）对语音信号进行采样，画出采样前后语音信号的时域波形和频谱图； 3）利用MATLAB中的随机函数产生噪声加入到语音信号中，使语音信号被污染，然后进行频谱分析； 4）设计用于处理该语音信号的数字滤波器，给出滤波器的性能指标，画出滤波器的频率响应； 5）对被噪声污染的语音信号进行滤波，画出滤波前后信号的时域波形和频谱，并对滤波前后的信号进行比较和分析； 6）回放各步骤的语音信号，给出相应处理程序及运行结果分析。(1) Select a voice signal as an analysis object, or record a voice signal 2) sampling the voice signal, draw the waveform and frequency spectrum of the time domain before and after sampling the speech signal 3) using the random function in MATLAB generated noise was added to the speech signal, the speech signal to be contaminated, and then spectrum analysis 4) for processing the speech signal, the digital filter design, given the performance of the filter to draw the filter' s frequency response 5) on the noise pollution of the speech signal is filtered, time-domain waveform and spectrum draw before and after filtering the signal before and after filtering, and the signal for comparison and analysis 6) playback of the speech signal for each step, given the results of the corresponding processing procedures and run analysis.)
- 2021-03-18 17:29:19下载
- 积分：1
-
基于AHB总线的DMAC系统
传输特点
1.传输size为字传输。（总线的字长为32位，每次传输32位数）
2.16拍的增量突发传输。
3.支持2个AHB接口，一个用来配置DMA内部寄存器，
4.采用独占总线的方法，当DMA占用总线时，CPU停止一切活动。
5.支持异步复位。
6.本次设计的MDA每次最多传输256个数据，每次总线传输最多传16个数据，
- 2022-02-04 17:46:50下载
- 积分：1
-
9850sin_function
ad9850函数发生器 MSP430单片机驱动程序 扫频 DDS(AD9850 DDS)
- 2013-08-27 15:13:29下载
- 积分：1
-
MVB_test
此功能是实现曼彻斯特编码的Verilog代码，经过在xilinx sp6上实际运行证实可行。(This function is to achieve the Manchester code Verilog code, through the Xilinx SP6 actual operation proved.)
- 2021-01-03 17:48:56下载
- 积分：1
-
uartfifo使用fifo进行uart通信
使用verilog HDL语言进行编写，通过FIFO缓存，使用uart串口，与上位机进行通信。在本示例中，FPGA向上位机发送的数据每次加一，并在串口调试助手中显示，可以观察相关现象。
- 2022-02-21 18:02:35下载
- 积分：1
-
FIRDF_design
FIR带通、带阻滤波器设计，需要输入截止频率以及容许偏差。(FIR band pass and band stop filter design)
- 2020-09-28 15:17:44下载
- 积分：1
-
LCD1602
这是一个LCD1602底层驱动代码，TI公司LM3S系列的(This is a LCD1602 underlying driver code, TI company LM3S series)
- 2013-10-30 16:40:45下载
- 积分：1
