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ds18b20 verilog 驱动
这是完整的verilog控制ds18b20的程序，已在板子上运行了很长时间，很稳定，200M以下时钟皆可稳定运行（我是按照200M来设计的），上传的文件格式为.dat（在此不说明原因），下载后修改后缀名为.v即可使用，我也是为了积分才上传的，绝对可信，
- 2022-08-21 20:48:37下载
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串口接收模块 Verilog serial port receiver module
串口接收模块 Verilog serial port receiver module，包含bps产生模块，电平检测模块和控制模块
- 2022-02-11 18:20:17下载
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DDS_DAC_Output
本工程使用A7系列FPGA产生DDS，用DAC0832进行正弦电压输出(In this project, A7 series FPGA is used to generate DDS, and DAC0832 is used for sinusoidal voltage output)
- 2019-05-06 10:05:10下载
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FPGA_实时时钟设计
通过配置DS1302芯片来实现实时时钟的监测，我们通过通过控制2个按键来选择我们要在数码管上显示的时间，按下按键1我们来显示周几，按下按键2来显示年月日，不按显示时分秒，这样显示复合我们的数字表的显示(By configuring DS1302 chip to monitor the real-time clock, we select the time that we want to display on the digital tube by controlling 2 keys. Press key 1 to show the week, press the key 2 to show the year and month, not according to the display time, so that the display of the display of the display of our digital table.)
- 2020-10-22 15:17:23下载
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vhdl_course_tw_CIC
台湾IC中心VHDL讲义，内容详细，适合IC前端设计参考(Taiwan s IC Center VHDL handouts, detailed reference design for front-end IC)
- 2011-01-10 19:06:38下载
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13_CMOS_OV7725_Gray_Mean_Filter
基于FPGA开发的均值滤波程序，效率很高，非常有用(Based on FPGA development of the mean filter program)
- 2017-09-25 19:06:06下载
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ram_2
简易双口ram，使用两个ram ip core，一个写的同时另一个读，并且包含按键使能和数码管以及流水灯显示(Simple dual-port ram, two ram the ip core, a write while another read, and contains buttons to enable digital pipe and the water light show)
- 2012-07-08 13:05:27下载
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ccd
自己写的一个tcd1209d的时序驱动代码，是用verilog语言编写的，可以借鉴(Of write a tcd1209d of timing-driven code, Verilog language, can learn from)
- 2021-04-08 09:39:00下载
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1 位加法器模块注册转让级和门级模拟
这个简单的项目举例说明如何编写简单的 1 位加法器和合成之前和之后合成与设计编译器对其进行测试。
登记册转让级别是您编写的代码和其模拟显示理想时间关系图。
门级后合成和设计编译器是代码，包含真正的时间关系图和模拟。
- 2023-05-09 14:10:03下载
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fpga
VHDL语言编程简单实例若干，适合于初学者(VHDL language programming simple example, suitable for beginners)
- 2013-01-22 14:44:00下载
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