VHDL源代码和仿真的全加器

代码说明：

资源描述在这个项目中，你会得到一些校长对于VHDL逻辑信息添加三位。 ；你知道当我们添加三位输入，我们将给予两位的输出。一、乙和丙是输入和D、c_out输出。有关全加器的更多信息，您可以读取数字逻辑与计算机设计莫里斯马诺。