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DE2_Basic_Computer
DE2 altera board vhdl design
- 2016-04-09 00:35:05下载
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AHB总线系统的设计和仿真
资源描述详细的阅读了AHB协议规范，采用Verilog硬件描述语言，按照协议要求设计主机与从机。时序仿真通过。在压缩包里附有该设计的验证程序。
- 2022-03-24 01:13:49下载
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在ALTERA的Verilog代码的VGA显示电路板
应用背景它是电路描述Verilog读取存储的图像在RGB格式从快闪记忆体，Altera de2-115板，FSM，读取并显示每个像素的VGA端口，它可以被用来作为一个图像加速器，或作为一种补充更复杂的设计。关键技术的VGA格式是广泛应用于工业，那里是许多更快的图像显示协议作为DVI，HDMI，但了解VGA是必要的了解别人图像显示协议，因为它是最简单的，它们是相似的，但数字信号是sended。
- 2022-03-21 20:38:59下载
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800 x 600 60 Hz VGA 控制器 FLEX10
800 x 600 60 hz VGA 控制器。简单的 verilog 代码。软件项目包括。
- 2023-08-31 17:50:05下载
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Four-controllable-counter
说明： 功能是（用Verilog语言的，内有比较详细的注释）：
（1）计数器的功能是从0到9999计数，并能以十进制数的形式在七段数码管上显示出来(包括七段数码管显示模块).
（2）该计数器有一个1个nclr和一个adj_plus端，在控制信号的作用下（见下表），计数器具有复位、增或减计数、暂停的功能。编写以上的程序的完整模块.
计数器的功能表
nclr adj_minus 功 能
0 0 复位为0
0 1 递增计数
1 0 递减计数
1 1 暂停计数
(Function is (with Verilog language, the more detailed comments): (1) counter function is from 0 to 9999 counts, and are able to form a decimal number on the seven-segment LED display (including the seven-segment LED display module). (2) The counter has a one nclr and a adj_plus side, under the action of the control signal (see below), the counter has reset, increase or decrease of count pause function. Complete the preparation of the above program modules. Counter function menu nclr adj_minus reset 0 0 0 0 1 1 0 counts counting suspended Count 1 1)
- 2011-03-01 22:47:51下载
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Block-cipher-lock
密码锁verilog源代码，包括四个七段数码管显示模块，设置密码以及输入密码校验模块(Password lock Verilog source code, including four of seven digital tube display module, set the password and password verification module)
- 2014-01-11 23:57:19下载
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ad9740控制程序
FPGA控制DA（AD9740）的程序代码，包含mif文件，基于verilog编写，已调试通过。
- 2022-03-22 16:12:00下载
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encode_64_66
自编的64B/66B编码程序，下次上传解码程序。(the 64B/66B coding process is written by myself, i will upload the decoding process next time.)
- 2011-08-27 10:38:53下载
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dual-mode，turbo译码器
应用背景Turbo码是性能接近Shannon极限的纠错码，广泛应用于现代通信系统中，未来通信技术的发展迫切需要支持双模或多模编译码器。Log-MAP算法作为LDPC码和Turbo码的译码算法，并将Turbo码的简化算法查表法应用于LDPC码。关键技术Turbo码采用递归系统卷积码作为级联的分量码，在迭代译码过程中，分量码译码器之间相互交换软信息来提高Turbo码的译码性能，其译码算法主要包括最大后验概率算法（Maximum A Posterior Possibility，MAP）及其简化算法和软输出Viterbi算法（Soft Output Viterbi Algorithm，SOVA）。
- 2023-06-15 06:50:03下载
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cpu32 _加法器
介绍 verilog 语言，用于实现包括乘法计算两个 32 位数字。在码，我输入我的 CWID 和 41411 来验证功能。您可以更改要计算不同的值的十六进制文件。体系结构 ︰ 携带-波纹 + 进位跳跃。
- 2022-07-07 11:54:51下载
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