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ldpc
低密度校验码 ，很好用的代码，功能已经实现编码和译码(fpga ldpc)
- 2014-04-09 10:24:51下载
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一三FFT变换（头：这是一个代码3）
fft变换三个中的一个（站长：三个代码算一个）-fft transformation of a three (head : It is a code 3)
- 2022-08-10 18:57:06下载
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fpga
FPGA代码，包含地址译码模块、16位锁存器、AD片选、死区及滤除窄脉冲、过流和短路保护、解除脉冲封锁模块、PWM模块、PWM选择
(FPGA code, including the address decoder module 16 latches, AD chip select, filter out the dead and narrow pulse, overcurrent and short circuit protection, lifting the blockade pulse module, PWM module, PWM selection)
- 2015-11-18 10:47:22下载
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VHDL-Handbook.pdf
VHDL Handbook by HARDI Electronics AB
- 2015-02-17 17:50:32下载
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A signal can be stretched any one CLk the VHDL source code examples. See documen...
一个可以把信号拉长任意个CLk的VHDL源码例子。详见说明文档-A signal can be stretched any one CLk the VHDL source code examples. See documentation
- 2022-03-24 02:54:32下载
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FIFO
fifo异步串口收发程序 FPGA程序(fifo asynchronous serial transceiver)
- 2014-05-07 21:28:49下载
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eDP
eDP接口TFT-LCD显示驱动原码（verilog+c）(eDP Interface TFT-LCD display driver source code (verilog+c))
- 2020-10-17 09:17:27下载
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8位数字显示的简易频率计
（1）能够测试10HZ~10MHZ的方波信号；
（2）电路输入的基准时钟为1HZ，要求测量值以8421BCD码形式输出；
（3）系统有复位键；
（4）采用分层次分模块的方法，用Verilog HDL进行设计，并对各个模块写出测试代码；
（5）具体参照说明文档（包含源代码，仿真图，测试波形，详细的设计说明）(A square wave signal capable of testing 10HZ~10MHZ;
(2) the reference clock input by the circuit is 1HZ, and the measured value is output in the form of 8421BCD code;
(3) the system has a reset key;
(4) adopt the method of layering sub sub module and design with Verilog HDL;
(5) write test simulation program.)
- 2020-12-02 02:59:26下载
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verilog2000更新部分，请对照前一个标准。加入了一些新的支持
verilog2000更新部分，请对照前一个标准。加入了一些新的支持-verilog2000 update, a former control standards. The inclusion of some new support
- 2022-02-04 06:03:56下载
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ddsProm
dds 频率可控，32位 输出为12位 已含有.hex文件，直接装载致ROM即可~(dds frequency-controlled, 32-bit output is 12 already contains. hex file can be loaded directly caused ROM ~)
- 2013-06-13 10:07:16下载
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