-
jtag
verilog jtag源码及原理，还有debug模块。边界扫描等(verilog jtag source and principle, as well as debug module. Boundary-Scan, etc.)
- 2021-04-27 14:18:44下载
- 积分：1
-
异步串行接口电路及数据传输模块设计
设计要求1） 每帧数据供 10 位，其中 1位启动， 8位数据， 1位 停止。2） 波特率为： 9600 。3） 收发误码率
- 2023-09-07 19:10:03下载
- 积分：1
-
FPGA
基于fpga的多功能电子钟的设计非常使用希望对大家有帮助啊-FPGA-based multi-functional electronic clock design to use would like to help everyone ah
- 2023-06-23 00:15:03下载
- 积分：1
-
raised-cosine-filter
代码实现了一个根升余弦成型滤波器，2PAM信号通过此成型滤波器，并且匹配接收，画出了发送和接收波形，验证了代码的正确性。(The code designs a root raised cosine filter,2PAM signal transmitted through the filter and matched using the same filter, I plot the transmitted signal and received signal to verify the correctness of the code.)
- 2012-11-09 21:59:53下载
- 积分：1
-
VHDL，схемапроцессора，созданиесвоегоустройства
应用背景Нарисунке1показанацифроваясистема，котораясостоитизнескольких9разрядныхрегистров，мультиплексора，блокасуммирования-вычитанияиблокуправления（конечныйавтомат）。Данныепоступаютвсистемучерез9разрядныйвходДин。Этиданныемогутбытьзагруженычерезмультиплексорвразличныерегистры：регистрыR0，……，R7Сив。Мультиплексортакжепозволяетпередаватьданныеотодногорегистрадругому。Суммированиеивычитаниевыполняютсятакжеприпомощимультиплексора。Приэтомодноизчиселзагружаетсявдополнительныйрегистрсобой。Послевыполненияарифметическойоперациирезультатпомещаетсяврегистрг。ДанныеизрегистрагзатемпередаютсяводинизрегистровР0，……，С7。关键技术Системаможетвыполнятьразличныеоперациивкаждомтакте，взависимостиоткомандблокауправления。Этотблокопределяет，какиеданныедолжныбытьпомещенынашинуивкакойизрегистровонидолжныбытьзагружены。Например，еслиблокуправленияустановитсигналыr0outиАйн，томультиплексорподключитвыходрегистраR0внашину，иэтиданныебудутзагруженынаследующемфронтесигналачасыврегистрсобой。
- 2022-04-30 14:38:33下载
- 积分：1
-
VHDL学习总结，简要概括了VHDL，非常适合做学习的总结
VHDL学习总结，简要概括了VHDL，非常适合做学习的总结-VHDL study conclusion, a brief summary of VHDL, very suitable for learning to do a summary of
- 2022-05-29 12:42:36下载
- 积分：1
-
FPGAAD9854DDS
FPGA测序和DDS产生各种波形程序，用Atral器件开发(FPGA sequencing and DDS generate various waveform programs.)
- 2018-11-14 22:07:21下载
- 积分：1
-
SPI_DAC
使用VHDL语言实现了FPGA与DAC5688进行SPI通信更改寄存器值(The FPGA using VHDL language with the DAC5688 SPI communication to change the register value)
- 2011-10-23 21:14:45下载
- 积分：1
-
reader
实现verilog读写txt文件，从sut.txt从读取数据，进行操作后，写入out.txt(Realize verilog read and write txt file)
- 2020-11-15 21:29:41下载
- 积分：1
-
基于DDS的DA正弦波输出
Sample behavioral waveforms for design file sin_rom.vThe following waveforms show the behavior of altsyncram megafunction for the chosen set of parameters in design sin_rom.v. For the purpose of this simulation, the contents of the memory at the start of the sample waveforms is assumed to be ( 3F0, 3F1, 3F2, 3F3, ...). The design sin_rom.v has one read port. The read port has 1024 words of 10 bits each. The output of the read port is unregistered. Fig. 1 : Wave showing read operation. The above waveform shows the behavior of the design under normal read conditions. The read happens at the rising edge of the enabled clock cycle. The output from the RAM is undefined until
- 2022-01-26 04:06:16下载
- 积分：1
