登录
首页 » Verilog » CPU 多周期

CPU 多周期

于 2022-03-25 发布 文件大小:899.16 kB
0 135
下载积分: 2 下载次数: 1

代码说明:

多周期CPU设计所有模块全部代码,ISE工具环境下,经验证成功实现

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • Source
    I2C 控制器的 Verilog源程序2(I2C controller Verilog source 2)
    2008-12-10 16:05:13下载
    积分:1
  • 可编程 GPIO 外围 APB 奴隶界面
    可编程的一般目的编程 I/O (GPIO) 外围设备。此组件是一个 AMBA 2.0 兼容先进的外设总线 (APB) 奴隶装置。DW_apb_gpio 块: ■ APB 接口或从 APB 桥的主要接口,下列功能团体■ 外部数据接口或从 I/O 垫■ 辅助硬件数据接口给或来自辅助数据接收器或源■ 中断接口或从中断控制器
    2022-04-25 16:45:53下载
    积分:1
  • 1_Carm
    说明:  经典的OV5642的verilog驱动程序(Verilog Driver of Classic OV5642)
    2019-03-19 13:38:29下载
    积分:1
  • interpolate4
    调制信号后4倍内插的verilog代码,用于基带成型滤波器输入数据(4 times after modulation signal interpolation verilog code, used to baseband shaping filter input data)
    2017-04-20 15:52:09下载
    积分:1
  • Exercise4
    AES TSAPI Retrieve Event in Non-blocking Mode
    2019-05-07 20:04:58下载
    积分:1
  • 同步 fifo (先进先出)
    FIFO 是缓冲区的一种特殊类型。名称 FIFO 站第一的先进先出和入缓冲区中,第一次写入的数据第一次出来它的手段。每个内存的数据字所写的第一次也出来第一次当读取内存是先进先出。先进先出的三个种类:移位寄存器 — — 与存储的数据字的恒定数目和因而,读和写操作之间的必要同步 FIFO 因为必须读取数据字,每次一种书面独占读取/写入 FIFO — — 具有可变数量的存储的数据字,和由于内部结构,读和写操作之间的必要同步先进先出并发读/写 FIFO — — 数量可变的存储的数据的言行可能读和写操作之间的异步 FIFO
    2023-06-25 07:05:04下载
    积分:1
  • FIFO_Buffer(verilog)
    这是一个FIFO_Buffer的verilog代码.(This is a FIFO_Buffer the Verilog code.)
    2021-04-22 13:38:49下载
    积分:1
  • 8路彩灯变换
    实现1:8路彩灯同时亮灭;2:8路彩灯从左到右逐次亮灭;3:8路彩灯间隔亮灭;4:高电平清零5:包含分频
    2022-01-25 21:17:22下载
    积分:1
  • 故障时钟检测电路的设计
    采用延时锁相环设计时钟延时电路,然后通过比较时钟信号来判断时钟信号是否发生时毛刺。压缩文件是一个VIVADO2015.1写的工程,包括测试文件,verilog语言编写
    2023-04-02 23:55:03下载
    积分:1
  • Fmc880511P
    可在FPGA上运行的8051 IP coore,是学习FPGA及SPOC的好资料。 (8051 IP coore, can be run on the FPGA is good information to learn FPGA and SPOC.)
    2012-06-11 18:59:13下载
    积分:1
  • 696518资源总数
  • 106222会员总数
  • 14今日下载