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CPU of LC3-b

于 2022-04-08 发布 文件大小:7.75 kB
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代码说明:

此源代码是一个CPU 16位核心LC3-b的全部设计。它由一个小模块和一个将小模块连接成一个完整块的顶部模块组成。还有一个testbench文件来检查设计是否正确运行

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • 16_QAM
    用verilog 语言编译16QAM调制(a great complied code of 16QAM modulation for OFDM)
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  • LCD
    LCD Interface_Xilinx.CPLD源码参考设计(LCD Interface Xilinx CPLD)
    2009-05-03 10:34:47下载
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  • merry-go-round
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    雷达基本恒虚警处理,CA-CFAR(单元平均恒虚警处理),OS-CFAR(有序类恒虚警处理),SO-CFAR(选小类恒虚警处理),(radar basic constant alarm operation,obtaining os-cfar,so-cfar,os-cfar,ca-cfar)
    2020-12-01 20:59:28下载
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  • 的维特比编码器和解码器的VLSI实现
    应用背景前向纠错技术的利用在接收端的错误更正。这是众所周知的数据在无线信道的传输受衰减,失真干扰和噪声,从而影响接收机的接收能力信息。维特比编码和Viterbi译码是一个功能强大的方法正向错误检测和校正。它已被广泛部署在许多无线通信系统,以提高有限容量的沟通渠道。本文的主要目的是描述比较分析各种FPGA器件之间的资源优化设计维特比编码器和解码器的实现。比较的基础是仿真和综合结果。在这个项目中,资源优化的Viterbi解码器的设计采用了追溯架构;关键技术Verilog是一个主要的硬件描述语言(HDL)用在工业界和学术界的verilog硬件设计师非常类似C和电气和计算机工程师最喜欢学习C大学语文。介绍了用Verilog 1985网关系统设计现在公司,Cadence设计系统公司的系统部的一部分。直到5月,1990,用Verilog开放国际的形成(OVI),Verilog HDL是一个专有的语言节奏。Cadence的动机是打开语言的公共领域的期望,市场对Verilog HDL相关软件产品将增长更迅速,更广泛的接受语言。抑扬顿挫,Verilog HDL实现用户需要的其他软件和服务企业要接受语言和发展Verilog设计工具支持。
    2023-06-19 12:00:02下载
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  • DDSverilog
    说明:  基于FPGA的Veilog HDL实现代码,简单明了,希望能帮助verilog的初学者……(DDS based on Verilog DHL for FPGA )
    2011-04-11 22:56:23下载
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  • BT656_RGB
    将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)
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