-
sobel
由Verilog编写在FPGA实现sobel算法应用于图像边缘检测，工程文件可在quartus13.1以上版本打开；工程使用到ram、fifo、pll三种ip核，design文件夹下包含ram、fifo、vga控制以及串口收发和sobel算法模块，sim和doc文件夹下分别包含modelsim的仿真模块和仿真结果；测试时将200*200分辨率的图片用matlab文件夹下的matlab脚本压缩、二值化，再将生成文件中数据用串口发给FPGA，边缘检测结果会通过VGA输出。(Written by Verilog in the FPGA implementation sobel algorithm applied to the edge detection of the image, the project file can be opened in the quartus13.1 or later project use ram, fifo, pll three ip kernel, design folder contains ram, fifo, vga control and Serial port transceiver and sobel algorithm module, sim and doc folder, respectively, include modelsim simulation module and simulation results test will be 200* 200 resolution picture matlab folder under the matlab script compression, binarization, and then generated Data in the file with the serial port to the FPGA, edge detection results will be output through the VGA.)
- 2021-01-15 21:08:46下载
- 积分：1
-
uart_tx
FPGA UART 发送端程序 verilog语言编写
9600波特率 实用(UART transmit side program verilog language 9600 baud)
- 2013-08-14 16:33:34下载
- 积分：1
-
FPGA正弦信号发生器
基于verilog hdl编写的FPGA正弦信号发生器，已测试。(FPGA sine signal generator)
- 2020-11-10 10:59:46下载
- 积分：1
-
fpga_sdram_inst
nios学习资料，fpga调用外部sdram实例，值得初学者下载。(nios learning materials, fpga call external sdram instance, it is worth beginners to download.)
- 2013-08-24 22:26:31下载
- 积分：1
-
基于FPGA的彩色符号设计
a、设计可显示横彩条和纵彩条的VGA彩条信号；
b、设计可显示英语字母的VGA彩条信号；
c、设计可显示移动彩色斑点的VGA彩条信号；
d、设计可实现手动切换a、b、c三个功能.(The design can display VGA color color and color of the longitudinal cross signal.
The design can display the VGA color signal of the English alphabet.
The design can display the VGA color signal of mobile color spots.)
- 2020-11-09 16:29:46下载
- 积分：1
-
rs(7,3)verilog编码
实现方法大同小异，这个亲测仿真无误,内含有全部quartursII文件
- 2022-02-15 21:08:59下载
- 积分：1
-
AD9764
一个AD9764的基于FPGA的驱动，希望对有需要的朋友有所帮助(An AD9764 FPGA-based drive, we want to help a friend in need)
- 2013-09-05 01:48:57下载
- 积分：1
-
FPGAm序列发生器
以DE2板子为开发平台，采用Verilog语言编程，实现了跳频通信中常用的扩频序列m编码的输出，设计采用Modelsim以及Quartus II自带逻辑分析仪验证设计的正确性，此设计已经用在某工程中，测试结果性能良好。
- 2022-02-14 04:13:22下载
- 积分：1
-
float_int
自己编写的，浮点数与整数之间的转换的Verilog HDL实现(Written by myself, it is converted into Verilog HDL integer floating point implementation)
- 2020-12-18 10:29:11下载
- 积分：1
-
verilog实现同步FIFO模块
“同步”表示相同频率的时钟源，“ FIFO”表示先进先出的意思。 FIFO 的用
意一般都是缓冲数据，另模块独立，让模块回避调用的束缚。同步 FIFO 是 RAM 的亚
种，它基于 RAM，再加上先进先出的机制，学习同步 FIFO 就是学习如何建立先进先出
的机制。
- 2022-07-19 17:24:37下载
- 积分：1
