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viterbi_msk
连续相位调制CPM信号的viterbi编解码(MSK viterbi decode)
- 2012-10-29 23:07:38下载
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amba3-vip-master
说明： All AMBA bus protocols - AXI3, AXI4, AXI4-Lite, ACE, AHB
- 2021-01-11 10:08:49下载
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1 bit full adder
`timescale 1ns / 1ps
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// Company:
// Engineer:
//
// Create Date: 19:40:20 01/09/2019
// Design Name:
// Module Name: fulladder
// Project Name:
// Target Devices:
// Tool versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
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module fulladder(
input a, b, cin,
output s, cout
);
assign s=a^b^cin;
assign cout= a&b| b&cin | cin&a;
endmodule
- 2022-02-12 01:48:54下载
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Verilog HDL 程序设计实例
Verilog HDL 程序设计实例，对大家学习Verilog HDL硬件语音会有很大的帮助。
- 2022-07-13 10:49:27下载
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Continuous_delay_control_Farrow
说明： matlab代码，利用Farrow结构设计分数延时滤波器，滤波器阶数和个数可分别进行设置，利用最大最小准则近似(Matlab code, using Farrow structure design fractional delay filter, filter order and number can be set separately, using the maximum and minimum criterion approximation.)
- 2019-06-14 09:10:59下载
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32位流水线浮点加法器
浮点系统是为在大动态范围内提供高分辨率而开发的。当动态范围有限的定点系统出现故障时，浮点系统通常可以提供解决方案。然而，浮点系统带来了速度和复杂性的惩罚。大多数微处理器浮点系统符合已出版的单精度或双精度IEEE浮点标准。
- 2022-02-07 22:08:07下载
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single_phase_inverter_wangyafankui
带有电网电压反馈的单相PWM整流器反馈，输出的波形很好，适合初学者学习观摩(With power grid voltage feedback single-phase PWM rectifier feedback, the output waveform is very good, suitable for beginners learning view
)
- 2012-11-30 16:16:04下载
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divider
用VERILOG实现一个被除数为8位、除数为4位的高效除法器(With VERILOG implement a dividend for the 8-bit, 4-bit effective divisor divider)
- 2020-11-19 11:39:37下载
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阿喜大师验证环境系统verilof
应用背景嗨，这是一个特殊的代码，在超大规模集成电路行业常用的协议。这将帮助你发展你的验证知识和如何写UVM方法关键技术此代码是完全在UVM和SV技术开发。这包含主剂，从代理，记忆和记分板适当的编码没有任何包装的UVM。这将帮助你学习在UVM编写代码的艺术，SV格式。这包含100%个功能covergae
- 2022-08-03 17:47:32下载
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Dodge_block
用Verilog实现的基于FPGA的简单避障游戏(A game based on FPGA,using Verilog)
- 2020-07-29 22:38:39下载
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